擴頻通信系統CCSK信息調制解調算法設計

數字相關(guān)器是CCSK信息解調的關(guān)鍵部件，通過(guò)相關(guān)器進(jìn)行CCSK信息解調有兩種不同的邏輯電路架構，包括兩級串聯(lián)型相關(guān)處理算法電路和多極并行數字相關(guān)器。無(wú)輪哪種CCSK相關(guān)解調器，其核心都是數字相關(guān)器，而數字相關(guān)器分為全加器型數字相關(guān)器和流水線(xiàn)加法器型數字相關(guān)器。這兩種數字相關(guān)器的原理框圖如圖3所示。

2．1 兩級串聯(lián)型CCSK數字相關(guān)器算法設計

兩級串聯(lián)型CCSK相關(guān)解調邏輯電路一般由兩個(gè)全加器型數字相關(guān)器級聯(lián)而成。如采用32 bit m序列擴頻碼的系統，可將兩個(gè)32 bit相關(guān)器級聯(lián)成64 bit相關(guān)器，其m序列本地碼可設置成兩個(gè)同樣的m序列：

{a31，a30，a29，…，a2，a1，a0，a31，a30，a29，…，a2，a1，a0}

當輸入基帶碼流信號為m序列的某一種32 bit循環(huán)移位碼時(shí)，相關(guān)器就會(huì )輸出相應的相關(guān)峰信號。其過(guò)程如下：

輸入基帶碼流為32 bit m序列的原碼時(shí)(時(shí)間次序為{a31，a30，a29，…，a2，a1，a0})，當碼流與第一段本地碼對應緩沖器內的本地序列{a31，a30，a29，…，a2，a1，a0}一致時(shí)，相關(guān)器就會(huì )輸出第一相關(guān)峰；在采樣同步時(shí)鐘的驅動(dòng)下，輸入碼流進(jìn)入第二段本地碼對應緩沖器內，此后，當碼流與相關(guān)器的本地序列{a31，a30，a29，…，a2，a1，a0}一致時(shí)，相關(guān)器就會(huì )輸出第二相關(guān)峰。

當輸入信號是擴頻碼m序列的1次循環(huán)移位碼時(shí)，只有當輸入碼流信號被驅動(dòng)到{a30，a29，…，a2，a1，a0，a31}的位置上時(shí)，相關(guān)器才輸出相關(guān)峰信號。相對于0次循環(huán)移位碼產(chǎn)生的相關(guān)峰，其時(shí)序延遲了一個(gè)碼片單位。依次類(lèi)推，當輸入信號是擴頻碼m序列的N(0≤N≤31)次循環(huán)移位碼時(shí)，通?？梢缘玫窖舆tN個(gè)碼片時(shí)間的相關(guān)峰。圖4所示是相關(guān)峰時(shí)序延遲示意圖。

通過(guò)計算相關(guān)峰輸出時(shí)間同基準(0延遲)相關(guān)峰之間的時(shí)間差，可以提取調制在信號上的信息數據N：

N=(數據相關(guān)峰字符時(shí)間-基準相關(guān)峰字符時(shí)間)／碼片時(shí)間

采用兩級串聯(lián)型CCSK相關(guān)解調邏輯電路解調CCSK信息消耗的硬件資源較少，但由于要對相關(guān)峰進(jìn)行定時(shí)檢測以及消除部分相關(guān)峰，因此，對電路的處理時(shí)序較為嚴格，只能采用全加器型數字相關(guān)器來(lái)實(shí)現。而流水線(xiàn)加法器數字相關(guān)器由于不具有實(shí)時(shí)歸零功能，無(wú)法實(shí)現兩級級聯(lián)，因此不適合兩級串聯(lián)型CCSK相關(guān)解調邏輯電路的相關(guān)器。