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基于LVDS高速串行總線(xiàn)技術(shù)的傳輸方案
作者：
時(shí)間：2012-06-07
來(lái)源：網(wǎng)絡(luò )
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由圖2可以看出，該模塊有3個(gè)輸入信號。分別為時(shí)鐘輸入CLK、幀同步信號TFR和并行數據TCH1[7：0]。其中，CLK頻率為33MHz，經(jīng)過(guò)數字時(shí)鐘管理器(DCM)鎖相倍頻后得到串行模塊內部時(shí)鐘CLK1X(33MHz)、CLK4XR(33×4=132MHz)和CLK4XF(33×4=132MHz)，其中CLK4XR與CLK4XF反相，與CLK1X同相。輸出為三組差分信號，分別為串行數據TCH1[P：N]、串行時(shí)鐘TCLK[P：N]和串行幀同步信號TFR[P：N]。輸入時(shí)鐘CLK信號上升沿有效，時(shí)鐘上升沿時(shí)，若幀同步信號為高電平，則鎖存輸入數據TCH1[7：O]，延時(shí)一個(gè)時(shí)鐘周期開(kāi)始發(fā)送。輸出的發(fā)送時(shí)鐘TCLK[P：N]為132MHz，雙沿有效。輸出串行數據采用小終端模式，數據低位LSB在前，幀同步信號TFR[P：N]輸出比特序列11110000，用于供接收端同步。
如圖2所示，串行發(fā)送模塊主要由LOAD_GEN、OUT_DATA、OUT_FR、OUT_CLK4個(gè)模塊組成。LOAD_GEN模塊用來(lái)產(chǎn)生并／串轉換時(shí)加載數據的選通脈沖。OUT_DATA模塊采用移位寄存器實(shí)現數據并／串轉換。而OUT_FR和OUT_CLK模塊分別用來(lái)產(chǎn)生串行幀同步信號和串行時(shí)鐘信號。這些模塊均使用硬件描述語(yǔ)言VHDL設計完成。
LVDS傳輸電路設計
由于LVDS總線(xiàn)的傳輸速率達到264Mbps，對PCB布線(xiàn)等方面要求特別高。本文利用高速電路仿真分析工具——Mentor Graphics公司的HyperLynx，對LVDS傳輸電路進(jìn)行了仿真設計，包含傳輸線(xiàn)阻抗設計、端接匹配、差分信號布線(xiàn)。同時(shí)考慮了接插件和傳輸電纜的選擇對數據傳輸的影響。
LVDS信號的電壓擺幅只有350mV，為電流驅動(dòng)的差分信號工作方式，最長(cháng)的傳輸距離可以達到10m以上。為了確保信號在傳輸線(xiàn)中傳播時(shí)，不受反射信號的影響，LVDS信號要求傳輸線(xiàn)阻抗受控，差分阻抗為100。本系統應用中，利用高速電路仿真分析工具，通過(guò)合理的設置層疊厚度和介質(zhì)參數，調整走線(xiàn)的線(xiàn)寬和線(xiàn)間距，計算出單線(xiàn)和差分阻抗結果，來(lái)達到阻抗控制的目的。 LVDS信號的拓撲可以是點(diǎn)到點(diǎn)單向，點(diǎn)到點(diǎn)雙向或總線(xiàn)型(multi—drop)。無(wú)論哪種應用，都需要在接收端進(jìn)行端接匹配。匹配阻抗值等于差分阻抗，典型值為100。匹配電阻在這里主要起到吸收負載反射信號的作用，因此，要求距離接收端盡量靠近。在本系統中，利用FPGA片內的數控阻抗(Digitally Controlled Impedance)，直接配置FPGA內部端接阻抗值，在FPGA內部實(shí)現端接匹配。這樣做不僅可以方便修改端接阻抗值大小，使端接電阻很好地匹配，而且端接電阻與接收端非?？拷?。
差分信號的布線(xiàn)是整個(gè)傳輸電路設計的難點(diǎn)。一般來(lái)說(shuō)，按照阻抗設計規則進(jìn)行差分信號布線(xiàn)，就可以確保LVDS信號質(zhì)量。在實(shí)際布線(xiàn)當中，LVDS差分信號布線(xiàn)應遵循以下原則：
1、差分對應該盡可能地短、走直線(xiàn)、減少布線(xiàn)中的過(guò)孔數，差分對內的信號線(xiàn)間距必須保持一致，避免差分對布線(xiàn)太長(cháng)，出現太多的拐彎。
2、差分對與差分對之間應該保證10倍以上的差分對間距，減少線(xiàn)間串擾。必要時(shí)，在差分對之間放置隔離用的接地過(guò)孔。
3、LVDS差分信號不可以跨平面分割。盡管兩根差分信號互為回流路徑，跨分割不會(huì )割斷信號的回流，但因為缺少參考平面而導致阻抗的不連續。
4、盡量避免使用層間差分信號。在PCB板的實(shí)際加工過(guò)程中，由于層疊之間的層壓對準精度大大低于同層蝕刻精度，以及層壓過(guò)程中的介質(zhì)流失，層間差分信號不能保證差分線(xiàn)之間間距等于介質(zhì)厚度，因此會(huì )造成層間差分對的差分阻抗變化。因此建議盡量使用同層內的差分。
5．在設計阻抗時(shí)，盡量設計成緊耦合方式，即差分對線(xiàn)間距小于或等于線(xiàn)寬。
此外，在LVDS傳輸電路設計當中應當選用適合差分信號的高速接插件，一方面，接插件的特征參數能夠與LVDS信號阻抗匹配，通過(guò)接插件的信號畸變很??；另一方面，能夠提供足夠的布線(xiàn)空間，設計PCB走線(xiàn)寬度和間距。例如AMP公司的Z—PACK HS3系列接插件，在電氣性能方面，比較適合高速LVDS信號互連。
本系統采用平衡電纜實(shí)現長(cháng)距離傳輸，然而，由于LVDS特殊的阻抗匹配要求和極低的時(shí)序偏置要求，傳統的電纜不能用于LVDS數據傳輸。試驗證實(shí)雙絞線(xiàn)電纜性能最優(yōu)。短距離(大約0．5m)應用時(shí)CAT3平衡雙絞線(xiàn)電纜效果最佳。而高于0．5m以及數據率大于500MHz時(shí)，CAT5平衡電纜效果最好。
結語(yǔ)
本文實(shí)現的高速數據傳輸系統，已成功應用于某雷達信號處理機和上位機之間的數據傳輸，傳輸距離大于8m，單個(gè)通道數據傳輸速率達到264Mbps，5個(gè)數據通道傳輸速率總共達1．32GbpS，傳輸過(guò)程穩定。本文引用地址：
http://dyxdggzs.com/article/154701.htm
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