基于FPGA的多體制雷達信號源的設計

隨著(zhù)雷達技術(shù)的發(fā)展，出現了多種體制的雷達，比如脈沖多普勒雷達、SAR、相控陣雷達先進(jìn)，雖然這些雷達的功能不同，但是為了提作用距離和距離向上的分辨率，都彩了大時(shí)寬積信號。

在雷達信號源設計領(lǐng)域，DDS技術(shù)和器件已經(jīng)得到了很大的發(fā)展，相應的出現了很多性能優(yōu)異的DDS器件，本文旨在介紹一種基于ADI公司的AD9959設計的新型多體制的雷達信號源設計方法，該器件具有穩定度高，相位、頻率和幅度調整靈活，能夠同時(shí)產(chǎn)生4路相關(guān)信號，信號形式可以任意設定的特點(diǎn)，這些優(yōu)異的性能在雷達信號源的研制方面都表現出了良好的應用前景。

2系統硬件設計

本文設計的多體制雷達信號源是以ADI公司的AD9959為核心，結合FPGA控制電路、信號放大電路構成的。信號參數由主控計算機通過(guò)串口進(jìn)行發(fā)送，并同FPGA進(jìn)行接收，從而控制AD9959完成相應的信號輸出。由于在雷達的實(shí)際發(fā)射過(guò)程中，大部分采用的是大時(shí)寬帶寬的脈沖信號，因此在系統硬件設計的架構中，FPGA還完成了一定的脈沖輸出功能，對AD9959輸出的連續波信號進(jìn)行脈沖調制，從而達到輸出雷達脈沖信號的能力，而輸出的中頻信號經(jīng)過(guò)混頻電路就可以達到雷達發(fā)射所需要的頻段。

2.1AD9959芯片簡(jiǎn)介

AD9959是一款性能優(yōu)異的DDS芯片，主要體現在以下幾個(gè)方面：

4路同步輸出通道；

各個(gè)通道有獨立的頻率/相位/幅度控制功能；

超強的通道之間隔離度(>65dB)；

線(xiàn)性頻率/相位/幅度掃描能力；

能夠達到16級的頻率/相位/幅度調制能力；

可通過(guò)硬件/軟件控制節電模式。

AD9959通過(guò)串行I/O提供了多種配置功能，基于這種串行I/O提供的一種SPI模式，同以往的ADI的DDS器件是兼容的。同時(shí)，器件采用先進(jìn)的設計技術(shù)，使器件不僅具有優(yōu)異的性能，而且又具有低功耗的特點(diǎn)。器件集成了具有突出的寬帶和窄帶SFDR特性的4路高速10位DACs。每一個(gè)通道，都具有32位頻率控制字，14位相位控制字，10位輸出幅度控制字。REFCLK最高可以達到500M/s，PLL倍頻器可以通過(guò)軟件編程在4～20之間設定。正因為AD9959具有能夠輸出多通道相關(guān)信號的能力，所以AD9959可以廣泛地應用于各種場(chǎng)合。

2.2系統構成

用戶(hù)通過(guò)計算機將所產(chǎn)生信號的參數傳送給FPGA，FPGA接收到相應的參數后，控制AD9959輸出相應的雷達信號，由于A(yíng)D9959輸出信號是差分電流信號，因此在系統設計時(shí)，采用1：1傳輸變壓器將差分的電流信號轉化為單端的電壓信號，同時(shí)為了提高系統的輸出驅動(dòng)能力，在變壓器后面進(jìn)行了信號放大，系統框圖如圖1所示。

2.3系統通信接口及協(xié)議

系統主要是由FPGA向AD9959發(fā)送命令，從而輸出相應的信號，對于A(yíng)D9959的控制主要是通過(guò)串行總線(xiàn)SCLK和SDIO來(lái)實(shí)現的，其中SCLK的最大時(shí)鐘速度可以達到200MHz，AD9959可以通過(guò)SDIO的4根數據線(xiàn)(SDIO0～SDIO3)同時(shí)進(jìn)行數據傳輸，從而可以使數據吞吐量變?yōu)?00Mb/s，以前ADI公司的DDS產(chǎn)品有并行和串行兩種控制模式，比如AD9850，而AD9959這種SPI控制模式，無(wú)疑是更加簡(jiǎn)潔，對于用戶(hù)控制而言也更加方便。AD9959有4種串行控制傳輸模式，分別是Single-BitSerial(2and3-wire)Modes，2-BitSerialMode，4-BitSerialMode。AD9959四個(gè)輸出通道共享寄存器0x03～0x18，這種寄存器地址共享模式，能夠使4個(gè)通道同時(shí)寫(xiě)入控制字。例如要使AD9959的4個(gè)通道都輸出某個(gè)頻率，只需要通過(guò)串行總線(xiàn)向AD9959寫(xiě)入一次即可。如果使4個(gè)通道互相獨立操作，可以通過(guò)通道選擇寄存器(CSR)進(jìn)行選擇。

AD9959的串行工作模式都工作于寄存器級傳輸，而不是字節級傳輸。但是AD9959提供的SYNCI/O功能可以中斷I/O操作，這種模式可以使寄存器的某個(gè)字節進(jìn)行設置，從而減少了設置時(shí)間。所有指令都是在SCLK的上升沿寫(xiě)入，而在SCLK的下降沿讀出的。在本文所設計的雷達信號源中，對于A(yíng)D9959的控制模式采用了Single--BitSerial2-wireMode，在這種工作模式下，AD9959使用SDIO0作為數據傳輸管腳，要使AD9959工作于這種模式，可以將CSR寄存器中的CSR2：1>設置為00即可。在Single-BitSerial2-wireMode傳輸模式下，支持MSB優(yōu)先和LSB優(yōu)先兩種模式。

系統通過(guò)FPGA對AD9959進(jìn)行操作，主要分為兩個(gè)階段，第一個(gè)階段為指令周期，在這個(gè)階段把指令寫(xiě)入到AD9959中，在SCLK的每個(gè)上升沿寫(xiě)入一個(gè)比特，并且這個(gè)指令字節規定了將要進(jìn)行的傳輸到底是讀操作還是寫(xiě)操作，同時(shí)包含了寄存器地址；第二個(gè)階段為數據傳送周期，主要傳送波形參數的控制字。

圖中完成的時(shí)序邏輯控制主要由FPGA來(lái)實(shí)現，具體的信號參數是通過(guò)上位機通過(guò)串口發(fā)送給FPGA，因此FPGA還完成了串口收發(fā)功能，通過(guò)串口，系統主控制器(FPGA)不僅可以完成對上位機命令參數的接收，將信號各項參數寫(xiě)入到AD9959中，同時(shí)還可以將AD9959內部狀態(tài)信息讀出并且通過(guò)串口上傳到計算機。