基于龍芯一號IP核的EJTAG調試

1 EJTAG工作機制及實(shí)現
1．1 EJTAG組成
所有MIPS的微處理器或是包含MIPS核的SoC芯片組件均提供對EJTAG調試的支持。EJTAG接口利用JTAG的TAP(Test Access Port)訪(fǎng)問(wèn)方式，將測試數據傳入或者傳出處理器核。EJTAG可實(shí)現的功能包括：訪(fǎng)問(wèn)處理器的寄存器、訪(fǎng)問(wèn)系統內存空間、設置軟件／硬件斷點(diǎn)、單步／多步執行等。如圖1所示，EJTAG調試功能模塊由4部分組成：CPU核內部的組件擴展，硬件斷點(diǎn)單
元，調試控制寄存器(DCR)以及TAP接口。

1．2 EJTAG工作機制
處理器在某個(gè)調試例外(debug exception，如單步運行、斷點(diǎn)等)產(chǎn)生以后，進(jìn)入到調試模式(debug mode)，直到DERET指令執行以后從調試模式退出來(lái)。在這段時(shí)間里，處理器執行調試例外處理過(guò)程。在調試例外處理過(guò)程中，調試軟件通過(guò)對TAP處理器的訪(fǎng)問(wèn)操作，實(shí)現了對普通寄存器的訪(fǎng)問(wèn)、協(xié)處理器的訪(fǎng)問(wèn)、系統內存空間的訪(fǎng)問(wèn)等功能。系統退出調試模式以后允許應用程序或是系統代碼繼續執行，直到遇到下一個(gè)調試例外。重復以上過(guò)程，EJTAG實(shí)現了單步運行或者多步運行等調試功能。
1．2．1 調試例外
在體系結構的設計上，EJTAG并不需要與CPU緊密結合，但CPU必須提供調試寄存器、進(jìn)入調試模式和在調試模式下執行指令的能力，更重要的是調試例外的優(yōu)先級必須高于其他處理器的例外(exception)。EJTAG調試是通過(guò)處理器的調試例外來(lái)實(shí)現的，調試例外將CPU從非調試模式(non-debug mode)轉到調試模式。在調試模式下也可以再發(fā)生調試例外，這種例外就叫做“調試模式例外(debuIg mode exception)”。
MIPS 4KC處理器提供的調試例外如表1所列。

當CPU執行了軟件斷點(diǎn)指令(SDBBP)，或者發(fā)生了單步調試，或者在EJTAG回路中產(chǎn)生了JtagBrk調試事件，或者發(fā)生了硬件斷點(diǎn)時(shí)，CPU就會(huì )產(chǎn)生調試例外。SDBBP是一個(gè)標準的MIPS指令集指令，軟件斷點(diǎn)的設置就是調試軟件通過(guò)把正常的應用程序代碼替換成軟件斷點(diǎn)指令來(lái)實(shí)現的。EJTAG支持指令斷點(diǎn)和數據斷點(diǎn)兩種類(lèi)型的硬件斷點(diǎn)，指令斷點(diǎn)發(fā)生在處理器取指過(guò)程中，數據斷點(diǎn)發(fā)生加載／存儲傳輸過(guò)程中，它們可以設置在任何地址空間中，包括不能被改寫(xiě)的ROM空間。調試例外發(fā)生后，CPU首先屏蔽地址錯誤異常和中斷異常，然后轉向調試例外處理程序的執行。調試例外處理程序是由調試軟件通過(guò)與TAP處理器的配合，利用EJTAG接口實(shí)現的。在調試模式下，CPU仍能夠正常地訪(fǎng)問(wèn)協(xié)處理器和系統內存空間等處理器資源。
調試寄存器包括DEBUG寄存器、DEPC寄存器和DESAVE寄存器，都被定義在協(xié)處理器中。DEBUG寄存器保存了CPU進(jìn)入調試模式的原因，以及同時(shí)是否發(fā)生了其他CPU例外的標志位，也被用來(lái)控制單步運行的設置。DEPC(Debug Exception Program Counter)寄存器保存了發(fā)生調試例外時(shí)將要執行的那條指令的地址，當退出調試模式后，該地址恢復到PC寄存器中。DESAVE (Debug Exception Save)寄存器是一個(gè)草稿寄存器，被調試軟件用在對普通寄存器的處理過(guò)程中，該寄存器的內容不需要保存。
1．2．2 調試例外處理過(guò)程
所有的調試例外都有相同的基本流程：
①DEPC保存了中斷返回后重新開(kāi)始執行的指令PC值，設置DEBUG寄存器中的DBD位(表示DEBUG中斷是否發(fā)生在分支延遲槽中)。如果不在延遲槽中，DEPC保存的就是當前的PC值；如果在延遲槽中，DEPC保存的就是那條跳轉指令的PC值。
②根據調試例外更新Debug寄存器中的內容DSS，DBp，DDBL，DDBS，DIB，DINT位)。
③DEBUG寄存器中的DExcCode域變?yōu)榉嵌x的。
④DEBUG寄存器中的Halt和Doze位更新。
⑤在調試處理開(kāi)始時(shí)設置IEXI位來(lái)確定是否精確中斷。
⑥DEBUG寄存器中的DM位設置為1。
⑦處理器開(kāi)始從調試例外向量取指令進(jìn)行例外處理。
處理過(guò)程用程序描述如下：

2 龍芯一號處理器IP核簡(jiǎn)介
龍芯一號處理器IP核是北京神州龍芯集成電路設計有限公司與中國科學(xué)院計算技術(shù)研究所共同研制的，兼顧通用及嵌入式CPU特點(diǎn)的32位處理器內核。龍芯一號處理器IP核具有可配置特性，用戶(hù)可以根據自己的需求進(jìn)行選擇配置，從而定制出最適合用戶(hù)應用的處理器結構。圖2顯示了龍芯一號IP核的可配置結構，其中虛線(xiàn)部分表示用戶(hù)可根據自己的需求進(jìn)行選擇配置，從而定制出最適合用戶(hù)應用的處理器結構。

GS32S是龍芯一號處理器系列中的一款，采用RISC架構，可運行MIPS III指令集，有7級流水線(xiàn)，具有32位整數單元，典型工作頻率為200～266 MHz，典型功耗為0．5W。GS32S不含浮點(diǎn)部件(FPU)、媒體部件(MMX)，以及哈佛結構SRAM接口。固定內核、EJTAG、TLB、Cache、AMBA接口和協(xié)處理器接口為固定配置。圖2中的陰影部分為GS32S處理器的配置模塊。

3 GS32S處理器EJTAG調試的實(shí)現
3．1 TAP處理器的訪(fǎng)問(wèn)
GS32S CPU從EJTAG Probe取指執行，或向EJTAGProbe訪(fǎng)問(wèn)數據(Load／Store)，實(shí)現處理器進(jìn)入調試模式后的調試例外執行，整個(gè)處理過(guò)程需要調試軟件通過(guò)Probe監測進(jìn)行。在這種情況下，EJTAG的TAP就相當于一個(gè)從設備，TAP模塊接收處理器內部對dmseg段進(jìn)行的取指、Load／Store操作等發(fā)出的訪(fǎng)問(wèn)，等待外部響應。
GS32 CPU處于調試模式時(shí)，如果ProbEn有效，則對0xFF200000～0xFF2FFFFF的訪(fǎng)問(wèn)轉向dmseg段；如果ProbTrap有效，則發(fā)生調試例外的處理器轉向0xFF200200取指。TAP處理器訪(fǎng)問(wèn)流程如圖3所示。
發(fā)生調試例外時(shí)，如果DCR中的ProbTrap位是1，則GS32S CPU跳轉到0xFF20 0200取指執行的過(guò)程如下：
①處理器把PC值(如0xFF200200)送到TAP模塊中的Address寄存器中。
②處理器寫(xiě)TAP模塊中的ECR寄存器，設置PrAcc=1，PRnW=0，Psz[1：0]=2。
③處理器不停地測試PrAcc位，為1處于等待狀態(tài)。
④EJTAGProbe選擇ECR寄存器，串行移出其內容，看PrAcc 位是否為1。為1表示處理器等待通過(guò)TAP輸入要執行的指令，同時(shí)也表示地址寄存器的值是有效的。
⑤EJTAG Probe判斷ECR寄存器的PRnW位，0表示讀。
⑥EJTAGProbe選擇地址寄存器，并移出其內容。
⑦EJTAG Probe選擇數據寄存器，把對應于上一步地址的指令移入數據寄存器里。
⑧EJTAG Probe選擇ECR寄存器，把PrAcc位置0，其他位保持不變，表示開(kāi)始由處理器來(lái)執行數據寄存器中的指令。
⑨處理器測試PrAcc值為0，把數據寄存器中的指令取走執行。
⑩處理器把PC值加4，發(fā)出讀下一條指令的命令，因為地址仍然在dmseg區域中，所以重復上面的過(guò)程，讀入下一條指令。
由于流水線(xiàn)的存在，發(fā)生在dmseg內的Load／Store操作分2步進(jìn)行。第1步，取指譯指；第2步，將指定地址的數據裝入寄存器／將寄存器的數據裝入指定地址。在指令執行過(guò)程中這2步之間會(huì )有間隙，為了獲得正確的執行結果，需要檢測Address寄存器里的內容是否為操作數地址。若不是則插入nop指令，繼續檢測Address寄存器里的內容。
3．2 與標準的EJTAG的差異性及應對措施
在實(shí)現GS32S EJTAG調試功能的過(guò)程中，發(fā)現GS32S處理器的EJTAG與標準EJTAG存在著(zhù)差異性，因此需要調試軟件針對這些差異性采取相應的應對措施。
(1)TAP狀態(tài)機進(jìn)入復位狀態(tài)后異常
“Test-Logic-Reset”是TAP有限狀態(tài)機16個(gè)狀態(tài)中的其中之一。一般來(lái)說(shuō)，在處理器復位后，TAP狀態(tài)機會(huì )處于不確定的狀態(tài)。為了使TAP狀態(tài)機正常工作，需要在5個(gè)時(shí)鐘周期內，置高TDI輸入，讓TAP狀態(tài)機進(jìn)入“Test-Logic-Reset”的指定狀態(tài)。GS32S處理器的TAP狀態(tài)機在進(jìn)入“Test-Logic-Reset”狀態(tài)后，會(huì )改變3個(gè)寄存器的內容：清除DCR寄存器的ProbEn和ProbTrap位；置高協(xié)處理器Debug的DM位；修改協(xié)處理器DEPC的內容為0xBFC00500。然后處理器進(jìn)入調試模式中，這樣的結果會(huì )導致后繼的調試過(guò)程被打斷。

應對措施：調試軟件限制TAP狀態(tài)機進(jìn)入“Test-LogiC-Reset”狀態(tài)的時(shí)機與次數，并在TAP狀態(tài)機進(jìn)入“Test-Logic-Reset”狀態(tài)后，進(jìn)行必要的清理工作。
(2)進(jìn)入調試模式后PC的輸出值高8位全為零
進(jìn)入調試模式后，處理器會(huì )把PC值送到TAP模塊中的Address寄存器中，而通過(guò)TAP模塊輸出的Address值高8位全為零。由于對發(fā)生在dmseg段內的Load／Store操作，調試軟件會(huì )依據Address寄存器里的內容是否為操作數地址來(lái)判斷Load／Store操作是否執行完畢，因此會(huì )發(fā)生比較總是失敗的情況。
應對措施：該情況僅僅影響Address寄存器輸出值的高8位數據(0xFFXXXXXX～0x00XXXXX)，因此可在判斷Address寄存器數據是否等于操作數地址時(shí)，只比較低24位數據。
(3)未被正確初始化的處理器會(huì )進(jìn)入死機狀態(tài)
目標機上電后，處理器將從復位例外向量處取指令執行。如果復位向量處為隨機數據或不完整的初始化代碼，則處理器執行后將會(huì )進(jìn)入死機狀態(tài)，不再響應任何EJTAG的TAP處理器的訪(fǎng)問(wèn)。
應對措施：首先讓EJTAG TAP執行EJTAGBOOT的命令，處理器復位后將會(huì )進(jìn)入調試模式，此后即可使用TAP處理器的訪(fǎng)問(wèn)機制進(jìn)行正常的EJTAC調試操作。

結 語(yǔ)
EJTAG是一種不影響、不干擾系統運行的新型開(kāi)發(fā)調試技術(shù)，它改變了硬件開(kāi)發(fā)工具滯后、出現新體系結構且專(zhuān)用于特定處理器的落后局面，提供了一種容易實(shí)現的硬件調試標準，具備了實(shí)時(shí)調試特征，使用5針EJTAG接口實(shí)現了硬件斷點(diǎn)、軟件斷點(diǎn)等調試功能。本文在實(shí)現了EJTAG調試功能的基礎上，開(kāi)發(fā)了以USB為快速通信接口、用CPLD硬件實(shí)現JTAG時(shí)序的MIPS仿真器產(chǎn)品，實(shí)現了對GS32S處理器EJTAG調試的支持，并在展訊、海爾等公司基于龍芯一號IP核的項目研究中得到了驗證。