基于DM642的視頻處理系統設計與實(shí)現

2 系統設計方案
2．1 系統的硬件結構
圖1給出系統的結構框圖。以DM642為核心，包括視頻輸入輸出模塊，存儲模塊，通信模塊等。其中輸入輸出模塊由2片解碼器和一片編碼器構成，可以同時(shí)輸入2路視頻，輸出一路視頻。存儲模塊主要由Flash和2片SDRAM組成。此外系統還包括JTAG仿真接口和網(wǎng)口，可以方便地與外界通信。

2．2 系統電源設計
DSP系統電源設計模塊是關(guān)鍵，高精度的供電才能保證系統正常工作。系統采用5 V電源驅動(dòng)2個(gè)MOSFET的DC―DC調整器(TPS54310)分別供給DSP的核心電壓CVDD(1．4V)和外圍電壓DVDD(3.3 V)。在3.3 V和1.4 V電源之間連接肖特基二極管，保證DM642內核和外部端口同時(shí)供電。TI公司的TPS543lO的輸出精度是1％，完全滿(mǎn)足DSP工作要求。視頻輸入器件SAA7113H、視頻輸出器件SAA7105H和CPLD都需要3.3 V供電，選用AMSlll7―3.3 V為這些器件供電。系統的地分為系統地、視頻輸入地、視頻輸出模擬地、音頻模擬地和網(wǎng)絡(luò )模擬地6部分。從電源進(jìn)來(lái)的是系統地。在PCB設汁中，各地與系統地之間采用220Ω、100 MHz的磁珠在一點(diǎn)連接起來(lái)。調試中，只要電源部分工作正常，都可以通過(guò)JTAG口將程序下載到DM642中，進(jìn)而調試其他模塊。
2．3 視頻輸入與輸出
DM642集成有3個(gè)視頻(Video Port，VP)口，每個(gè)視頻口是由20 bit數據線(xiàn)、2個(gè)時(shí)鐘信號VPxCLK0(輸入)和VPx-CLKl(輸入／輸出)、3個(gè)控制信號VPxCTL0、VPxCTLl和VPx-CTL2組成。時(shí)鐘信號作為視頻源的時(shí)鐘信號輸入／輸出，控制信號作為視頻源的同步信號輸入／輸出(行同步、幀同步、場(chǎng)標志，視頻采集使能等)。每個(gè)視頻口被分為上(B)、下(A)2個(gè)通道，VP0的A通道與McBSPO復用，VPl的A通道與McB―SPl復用，VP0和VPl的B通道與McASP復用，VP2則為單功能引腳。每個(gè)視頻口可被配置為視頻輸入口或視頻輸出口，但是上(B)、下(A)2個(gè)通道只能同時(shí)被配置為輸入口，或同時(shí)被配置為輸出口，不能一個(gè)通道配置為輸入口，另一個(gè)通道配置為輸出口。
系統將VP0和VPl配置成為單通道視頻輸入和McASP口，VP2配置成為單通路的視頻輸出口。VPO與VPl配置為單通道視頻輸入口時(shí)，VPxCLK0作為視頻源的輸入時(shí)鐘，VPxCLK1未用。而VPxCTL0、VPxCTLl和VPxCTL2則分別作為視頻源中的時(shí)基碼控制。當CAPEN信號無(wú)效或在EAV和SAV時(shí)基碼之間時(shí)，將不對視頻數據流進(jìn)行采樣。BT．656視頻數據流采集的起始、水平同步、垂直同步等，受輸入信號CAPEN和視頻通道控制寄存器VCxCTL(x=A、B)中的VCEN、EXC、HRST、VRST、FLDD等控制位組合控制。當配置為單通道視頻輸出口時(shí)，VPxCLK1作為視頻源輸出時(shí)鐘，VPxCLK0作為輸入時(shí)鐘。而VPxCTL0、VPxCTLl和VPxCTL2分別作為輸出視頻的HSYNC／HBLNK／AVID/FLD、VSYNC／VBLNK／CSYNC／FLD、CBLKN/FLD。3個(gè)VP口均作為8位視頻接口，使用lO位數據總線(xiàn)中的高8位，即VPxD[9：2]。系統的視頻解碼和視頻編碼器分別選用Philips公司的SAA7l13H和SAA7105H，圖2給出視頻解碼和DM642的連接圖。圖3給出視頻編碼和DM642的連接圖。其中SAA7lO5H支持復合視頻(CVBS)輸出、超級視頻(S-Video，Y／C)輸出和VGA輸出，系統同時(shí)外擴了這3種接口，用戶(hù)可通過(guò)I2C總線(xiàn)對其內部寄存器設置來(lái)實(shí)現不同的輸出。

當SAA7105H工作在VGA輸出時(shí)，其工作時(shí)鐘的上升沿和下降沿都要接收數據，圖3中VP2與SAA7105H的連接方式，只用到VP2的8位數據線(xiàn)，因此VP2在每個(gè)時(shí)鐘周期只有在上升沿輸出8位數據，無(wú)法滿(mǎn)足SAA7105H的工作要求。這就要求VP2的工作頻率是SAA7105H的2倍，兩者才可以正確傳輸數據，該時(shí)鐘關(guān)系在CPLD里實(shí)現。
2．4 地址空間映射
DM642的程序／數據空間以字節為單位進(jìn)行統一編址，整個(gè)尋址空間為4 G字節。其片上存儲器，片上外設及外部存儲器接口(EMIF)均映射到此4 G字節空間中。
DM642的CEO空間被配置為64 bit SDRAM接口，分配給外擴的SDRAM使用。SDRAM的工作時(shí)鐘由DM642的ECLKOUTl提供，其可由軟件配置為EMIF的ECLKIN或CPU時(shí)鐘/4、或CPU時(shí)鐘／6，最高為133 MHz。一般情況下，配置為ECLKIN，即100 MHz。SDRAM在子空間的具體定位為：Ox8000 0000~Ox81FF FFFF。
DM642的CEl空間被配置為8Mx8 bit的Flash，在CEl子空間占據的具體空間定位為0x9000 0000～0x9007 FFFF。
DM642外部地址總線(xiàn)只有A[22：3]，總共20根，所以CEl子空間最大的尋址范圍為lMx8 bit。系統中CEl子空間除了分配給Flash以外，還分配給狀態(tài)，控制寄存器、UARTA、UARTB等資源使用，其中Flash只占據CEl子空間的前一半的尋址空間，即最大的可尋址范圍為512Kx8 bit，而Flash的設計容量為8 Mx8 bit，所以為尋址到Flash所有的地址空間，采用分頁(yè)技術(shù)來(lái)實(shí)現對Flash的訪(fǎng)問(wèn)．即將整個(gè)8 Mx8 bit的FLASH分成16個(gè)512 Kxl6 bit的頁(yè)．頁(yè)地址PA22、PA21、PA20、PAl9，則由頁(yè)地址寄存器提供(頁(yè)地址寄存器位于CPLD中)。