基于DSP的高性能通用并行彈載計算機設計與實(shí)現

該彈載計算機選用標準cPCI 6U板型，板內集成了兩個(gè)處理節點(diǎn)，同時(shí)可承載兩個(gè)PMC子板。
2．1 DSP+FPGA共享總線(xiàn)型處理節點(diǎn)
彈上控制和信號處理系統中，低層的信號處理算法處理的數據量大，對處理速度要求高，但運算結構相對簡(jiǎn)單，適于用FPGA實(shí)現，這樣能同時(shí)兼顧速度及靈活性。高層處理算法處理的數據量較低層算法少，但算法的控制結構復雜，適于用運算速度高，尋址方式靈活，通信機制強大的DSP來(lái)實(shí)現。
為此，筆者設計的彈載計算機主要包括DSP，FP-GA，SDRAM和CPLD。DSP主要實(shí)現數據的高層算法處理和控制，FPGA實(shí)現對外的接口，并可對輸入輸出的數據進(jìn)行低層算法預處理，SDRAM用來(lái)緩存數據，CPLD用來(lái)實(shí)現一些輔助邏輯。選用的DSP芯片是ADI公司的TS201，單片處理能力3．6 GFLOPS，內核時(shí)鐘頻率600 MHz，片內內存24 Mb，125 MHz／64 b片外總線(xiàn)，具有1 GB的SDRAM訪(fǎng)問(wèn)能力，還有4個(gè)Link口，每個(gè)Link口收發(fā)獨立，最高帶寬為1．2 GB／s。
所有特點(diǎn)都使得TS201適合多片擴展，構成一個(gè)大規模高性能的信號處理系統。選用的FPGA芯片為Xilinx公司的VirtexⅡpro系列XC2VP20，它的規模約200萬(wàn)門(mén)，內部集成了1 584 Kb的RAM，88個(gè)18×18 b的乘法器，8個(gè)傳輸速率可達3．125 Gb／s的Rock-etIO高速通道，這些特點(diǎn)使得該FPGA適合實(shí)現數據的傳輸和預處理。而且它的管腳兼容XC2VP30／40，可實(shí)現FPGA規模的進(jìn)一步擴展。每個(gè)處理節點(diǎn)包括兩片TS201，一片FPGA，最高4 GB的SDRAM，以及一片CPLD，并共享總線(xiàn)。之所以只用兩片TS201，是考慮到總線(xiàn)上設備太多，會(huì )使得總線(xiàn)時(shí)鐘頻率降低，帶寬變小，并行度和效率都不高。兩片TS201共享總線(xiàn)充分發(fā)揮了處理能力、傳輸能力、存儲能力的匹配性。TS201總線(xiàn)上的SDRAM最高支持1 GB的空間，通過(guò)CPLD進(jìn)行邏輯控制，可使SDRAM擴展到4 GB，增加了存儲能力，適應大容量存儲應用的場(chǎng)合。
2．2 多層次互聯(lián)網(wǎng)絡(luò )
互聯(lián)網(wǎng)絡(luò )是構建一個(gè)并行處理和控制系統的關(guān)鍵。本彈載計算機利用系統PCI總線(xiàn)、TS201的Link口，基于FPGA的RocketIO物理通道實(shí)現的串行RapidIO協(xié)議，以及利用CPLD實(shí)現的同步定時(shí)總線(xiàn)，構成了不同層次的互聯(lián)網(wǎng)絡(luò )，以便適應信號處理系統中不同類(lèi)型的數據流傳輸。cPCI標準通過(guò)J1，J2連接64 b系統PCI總線(xiàn)，PCI橋把系統PCI總線(xiàn)轉換為局部PCI總線(xiàn)。每個(gè)處理節點(diǎn)通過(guò)FPGA(FPGA 0和FPGA 1)實(shí)現PCI接口，兩個(gè)處理節點(diǎn)和兩個(gè)PMC子板共享局部PCI總線(xiàn)，并通過(guò)PCI橋與系統PCI總線(xiàn)連接在一起。這使得系統主控模塊可以通過(guò)PCI總線(xiàn)實(shí)現對每個(gè)處理節點(diǎn)以及PMC子板的控制。同時(shí)各個(gè)節點(diǎn)之間也可通過(guò)。PCI總線(xiàn)交換數據。但由于總線(xiàn)的限制，只能實(shí)現一些低速、非實(shí)時(shí)的數據交換。TS201具有4個(gè)高速Link口，可實(shí)現多片TS201之間的高速數據傳輸。對于板內的4片TS201，利用各自2個(gè)Link口構成1個(gè)環(huán)形Link連接，使得板內4片TS201緊密耦合在一起。另外，每片TS201的1個(gè)Link口共4個(gè)Link口連到FPGA 2(稱(chēng)之為L(cháng)ink Switch)上，同時(shí)每個(gè)PMC的PJ4上也定義兩個(gè)Link口，板卡的J4上定義4個(gè)Link口，所有這些Link口都連到FPGA2上。通過(guò)FPGA2，可以靈活地配置板內、板內與PMC子板、板間不同節點(diǎn)構成不同的Link互聯(lián)網(wǎng)絡(luò )，并且可以利用。FPGA的動(dòng)態(tài)加載功能，動(dòng)態(tài)地配置不同的Link互聯(lián)網(wǎng)絡(luò )結構。FPGA2同時(shí)還與J5上的32 b自定義接口連接，可實(shí)現一些用戶(hù)自定義接口。同時(shí)每個(gè)處理節點(diǎn)內的2片TS201還有1個(gè)Link口都連到了節點(diǎn)內總線(xiàn)上的FPGA(FPGA0和FPGA1)，與該FPGA對外的串行RapidIO接口相配合，實(shí)現外部串行RapidIO數據流與TS201內部數據的交換。Link口具有大帶寬、低延時(shí)的特點(diǎn)，因此適合用來(lái)傳輸原始數據流和一些帶寬大，實(shí)時(shí)性強的中間數據流。串行RapidIO是基于包交換的第三代互聯(lián)協(xié)議，相比TS201的Link協(xié)議，它具有更為完善的分層協(xié)議定義(包括邏輯層、傳輸層和物理層)。該協(xié)議使得模塊具有更強的通用性，不僅可以與同類(lèi)型的各模塊互聯(lián)，還可以與任何具有串行RapidIO接口的異構模塊互聯(lián)。利用FPGA的Rocke-tIO物理通道，通過(guò)FPGA編程可實(shí)現串行RapidIO協(xié)議。FPGA0和FPGA1通過(guò)4個(gè)RocketIO通道直接相連，可實(shí)現二者之間4個(gè)1×模式或1個(gè)4×模式的串行RapidIO接口。同時(shí)，FPGA0和FPGAl還各自通過(guò)4個(gè)RocketIO與J3相連，這樣通過(guò)J3，彈載計算機就可以以8個(gè)1×模式或2個(gè)4×模式的串行RapidIO接口與其他模塊互聯(lián)，構成多個(gè)模塊之間的串行Ra-pidIO互聯(lián)網(wǎng)絡(luò )。串行RapidIO網(wǎng)絡(luò )也具有大帶寬的特性，而且相比Link口具有更為完善的協(xié)議控制，但正是由于復雜的協(xié)議控制，使它的傳輸延時(shí)相比Link口更大。因此，它可與Link網(wǎng)絡(luò )形成很好的互補，用來(lái)傳輸大帶寬，延時(shí)要求不高的數據流。在J3上定義了8 b同步定時(shí)信號，用來(lái)實(shí)現各個(gè)節點(diǎn)之間的同步定時(shí)控制。這些信號通過(guò)RS 245驅動(dòng)后與每個(gè)節點(diǎn)內部的CPLD相連。每片TS201可通過(guò)中斷或讀寫(xiě)寄存器等方式對節點(diǎn)內的CPLD進(jìn)行操作，進(jìn)而通過(guò)CPLD內部邏輯產(chǎn)生相應的同步定時(shí)信號進(jìn)行各個(gè)節點(diǎn)之間的同步。RS 245的雙向性使得每個(gè)節點(diǎn)既可以發(fā)出同步信號，也可以接收同步信號，更加靈活。該模塊所有對外的互聯(lián)接口都是通過(guò)J1～J5接插件連接，這樣就可以在底板上把各個(gè)模塊之間的各個(gè)接口連接起來(lái)。而且既可以使用固定拓撲結構的無(wú)源底板，也可以使用帶有交換芯片的有源底板或專(zhuān)門(mén)的交換板，靈活構建各類(lèi)互聯(lián)網(wǎng)絡(luò )。