基于FPGA的高速定點(diǎn)FFT算法的設計方案

上述轉換規律對于SW2也是適用的，只是轉接器前后的延時(shí)節拍和分組的大小有所不同。
2．2 存儲單元
為了實(shí)現算法的流水線(xiàn)設計，存儲器RAM設計為64×16 b的雙端口RAM，即在時(shí)鐘信號和寫(xiě)控制信號同時(shí)為低電平時(shí)，從輸入總線(xiàn)寫(xiě)入RAM；在時(shí)鐘信號和讀控制信號同時(shí)為高電平時(shí)，從RAM輸出數據。
ROM為17×16 b的ROM，儲存經(jīng)過(guò)量化后的旋轉因子，旋轉因子為正弦函數和余弦函數的組合。根據旋轉因子的對稱(chēng)性和周期性，在利用ROM存儲旋轉因子時(shí)，可以只存儲旋轉因子的一部分。
2．3 運算結構
Radix-4蝶形運算單元是整個(gè)FFT處理器中的核心部件。在用Radix-4運算器計算時(shí)需要并行輸入數據，如果能以并發(fā)數據輸入的話(huà)，則同步性和控制度較好，但實(shí)際上常要進(jìn)行串并之間的轉換。存儲RAM按單節拍輸出16 b位寬數據，選擇器不停旋轉送入到確定的位置，每4點(diǎn)全部到位后R-4使能有效；然后4個(gè)時(shí)鐘節拍得到有效結果數據，再通過(guò)選擇器旋轉送入到對應存儲 RAM中。
復數運算中，對應復數的實(shí)部和虛部RAM用同一個(gè)地址發(fā)生器。地址發(fā)生器在進(jìn)行RAM地址發(fā)生時(shí)采用兩套地址，第一套是計數器按時(shí)鐘節拍順序產(chǎn)生的，用于輸入數據的存儲；第二套是由數據寬度為16 b的ROM產(chǎn)生的，ROM中存放的數據為下級運算所需倒序的序列地址，發(fā)生地址給RAM，然后RAM按倒序地址輸出下級需要進(jìn)行運算的數據。
2．4 塊浮點(diǎn)結構
數字信號處理系統可分為定點(diǎn)制、浮點(diǎn)制和塊浮點(diǎn)制，它們在實(shí)現時(shí)對系統資源的要求不同，工作速度也不同，有著(zhù)不同的適用范圍。定點(diǎn)制算法簡(jiǎn)單，速度快，但動(dòng)態(tài)范圍有限，需要用合適的溢出控制規則(如定比例法)適當壓縮輸入信號的動(dòng)態(tài)范圍。浮點(diǎn)表示法動(dòng)態(tài)范圍大，可避免溢出，但系統實(shí)現復雜，硬件需求量大，速度慢。
為了提高精度，并減少復雜度和存儲量，采用塊浮點(diǎn)結構。塊浮點(diǎn)算法是以上兩種表示法的結合。這種表示方法是，一組數共用同一個(gè)階碼，這個(gè)階碼是這組數中最大數的階碼。塊浮點(diǎn)算法無(wú)需進(jìn)行額外的指數運算，僅對尾數進(jìn)行運算即可，其與定點(diǎn)運算一樣方便，但需要在每級運算結束后進(jìn)行本級運算溢出最大位數判斷，以對數據塊進(jìn)行塊指數調整。在調整時(shí)僅保留一位符號位，因而能夠充分利用有限位長(cháng)。這樣處理比定點(diǎn)方法擴大了動(dòng)態(tài)范圍，并且提高了精度，比浮點(diǎn)運算在速度上有了提高。塊浮點(diǎn)結構如圖4所示。

3 結 語(yǔ)
著(zhù)重討論基于FPGA的64點(diǎn)高速FFT算法的實(shí)現方法。采用高基數結構和流水線(xiàn)結構，大大提高了FFT處理器的運行速度。同時(shí)塊浮點(diǎn)結構的引入，也大幅減少了浮點(diǎn)操作占用FPGA器件的資源數目，兼顧了FPGA高精度、低資源、低功耗的特點(diǎn)。從實(shí)驗結果看，該方法可以滿(mǎn)足高速實(shí)時(shí)處理數字信號的要求。