建立基礎--用于基帶的標準sRIO功能

規范中的另一個(gè)標準是門(mén)鈴包。這些包在sRIO系統中扮演端點(diǎn)中斷的角色。在基帶中，數字信號處理(DSP)使用這些中斷來(lái)表示一個(gè)完整的IQ數據塊已經(jīng)收到，處理也將開(kāi)始。主處理器可使用門(mén)鈴來(lái)通知某個(gè)給定的系統事件。

基帶中的應用

與ATCA標準相比，sRIO標準既可以實(shí)現模塊化而且還有助于硬件的可擴展性。利用該靈活性的優(yōu)勢，原始設備制造商(OEM)能夠節省成本，并支持多種無(wú)線(xiàn)標準。已經(jīng)出現的理想架構是集合到單個(gè)交換主板上的四個(gè)或更多數字信號處理器的多個(gè)基帶卡(見(jiàn)圖2)。

多家供應商現已開(kāi)始提供具有sRIO互連的旗艦DSP產(chǎn)品。這些DSP利用多個(gè)高性能的直接存儲器(Direct Memory Access，DMA)存取引擎，將數據從內部存儲器傳輸到sRIO端口，能最大限度擴大端口吞吐量。而且大多數器件都分配了多個(gè)器件ID，這有助于它們成為單點(diǎn)傳送ID的唯一目標，或者在多個(gè)DSP配置了相同多點(diǎn)傳送ID的情況下，成為多點(diǎn)傳送的接收者之一。此外，一些DSP可提供能夠接收任何目標ID包的混雜模式。這種靈活性對于支持特定DSP的控制流量和上行數據非常重要，該數據往往是多點(diǎn)傳送到多樣性DSP的。這種混雜模式在要求有復雜數據通道的系統中也非常有用，因為它能緩和路由限制。 除了DSP陣列之外，FPGA通常還可提供基帶協(xié)處理功能，以實(shí)現高度平行的信號處理。一般說(shuō)來(lái)，FPGA作為單個(gè)sRIO端口的旁視器件，偶爾與含有兩個(gè)sRIO端口的數據通道一起使用。由于實(shí)現多sRIO端口和交換結構的成本較高，FPGA一般不用于交換。

FPGA提供一定程度的物理層控制來(lái)形成系統流量，這樣有助于在實(shí)現內嵌時(shí)優(yōu)化系統性能。這對確保接收處理器或預處理器合適的包間距(Inter-Packet Gap，IPG)計時(shí)至關(guān)重要。在基帶中采用FPGA器件能進(jìn)一步減少端點(diǎn)間的流量，確保流量間隔的一致性，而不會(huì )發(fā)生流量突發(fā)的情況。例如，考慮到DSP首要的數據傳輸機制是DMA，而DMA往往會(huì )以最快的速度引發(fā)長(cháng)數據包。這種引發(fā)會(huì )導致接收端點(diǎn)或交換器的擁塞，最終可能迫使流量從DSP重新發(fā)送。提 供一致的IPG能夠使流量更好的運行，有助于處理端點(diǎn)，避免輸入緩沖器溢出和導致重新發(fā)包。通過(guò)向FPGA的物理層因特網(wǎng)協(xié)議(IP)提供包間閑置時(shí)鐘周期，可以實(shí)現IPG的高分辨率控制。

基帶卡上至少可以執行一個(gè)主處理器，進(jìn)行系統運行和維護，并提供控制信息。為滿(mǎn)足基礎設施的可用性需求，雙主機可以由具備所有合適仲裁功能的sRIO進(jìn)行定義。

為了滿(mǎn)足上行系統中的幀延遲要求，或者作為一個(gè)全局存儲器，都需要執行支持sRIO持續高吞吐量速率的大型緩沖器。例如，對IDT實(shí)現方法來(lái)說(shuō)，像這樣的器件是在基帶板上執行的。為了支持給定平臺上的多個(gè)標準，這個(gè)可選緩沖器元件也許會(huì )做成模塊化。許多OEM廠(chǎng)商已經(jīng)開(kāi)始認識到對這種分立式緩沖器的需求。

系統設計師必須意識到，利用端點(diǎn)存儲器(如DSP存儲器)作為中央存儲空間的方法可能導致端點(diǎn)的端口擁塞。如果擁塞嚴重的話(huà)，最終將影響端點(diǎn)的真正價(jià)值。而將存儲器需求卸載到一個(gè)獨立的器件可以緩解這個(gè)瓶頸問(wèn)題。在決定全局共享端點(diǎn)存儲器是否合適的時(shí)候，應該對端點(diǎn)的端口帶寬要求進(jìn)行周到的系統設計考慮。

結語(yǔ)

隨著(zhù)sRIO標準越來(lái)越多的在無(wú)線(xiàn)電信基礎設施等應用中采用，完全理解標準以及各種設計考慮因素對系統設計師來(lái)說(shuō)變得越來(lái)越重要。這在設計高端3G+應用的時(shí)候尤其有用。合適的sRIO標準的執行有助于實(shí)現比sRIO規范更高的可配置性。