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現場(chǎng)可編程門(mén)陣列的供電原理及應用
作者：
時(shí)間：2010-03-29
來(lái)源：網(wǎng)絡(luò )
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FPGA概述
現場(chǎng)可編程門(mén)陣列(FPGA)是一種可編程邏輯器件，由成千上萬(wàn)個(gè)完全相同的可編程邏輯單元組成，周?chē)禽斎?輸出單元構成的外設。制造完成后，FPGA可以在工作現場(chǎng)編程，以便實(shí)現特定的設計功能。典型設計工作包括指定各單元的簡(jiǎn)單邏輯功能，并選擇性地閉合互連矩陣中的一些開(kāi)關(guān)。為確保正常工作，FPGA必須運用適當的電源管理技術(shù)。FPGA最初用于系統原型制作，最終量產(chǎn)時(shí)會(huì )用高速I(mǎi)C或ASIC代替。不過(guò)，近年來(lái)FPGA的性能有很大改善，成本則不斷下降，因此FPGA現已廣泛用于生產(chǎn)設計。
FPGA的功耗取決于許多不同因素，與設計密切相關(guān)。必須運用精確的功耗估算方法，才能確保電源系統符合FPGA要求。FPGA制造商會(huì )提供網(wǎng)絡(luò )工具，用于功耗計算。為了估算FPGA的功耗，計算程序需考慮設計資源運用、切換速率、工作時(shí)鐘頻率、I/O使用及其它許多因素。
FPGA主要有三種可配置元件：可配置邏輯模塊(CLB)、I/O模塊(IOB)和互連。其中，CLB提供功能邏輯元件，IOB提供封裝引腳與內部信號線(xiàn)之間的接口，可編程互連資源提供路由路徑，將CLB和IOB的輸入和輸出與適合的網(wǎng)絡(luò )相連。CLB（或內核）上施加的電壓稱(chēng)為VCCINT。VCCO是IOB的電源電壓。一些FPGA還有其它電壓輸入，稱(chēng)為VCCAUX。VCCINT（用于CLB）的典型值為1.0V、1.2V、1.5V、1.8V、2.5V和3V，電流可達10A或更高。CLB數量越多，則電壓越低，電流越高。啟動(dòng)時(shí)，VCCINT必須單調上升，不得下跌。最常用的VCCO電壓（用于IOB）為1.2V、1.5V、1.8V、2.5V、3.3V或傳統系統中的5V。電流范圍為1A至20A。輔助電壓(VCCAUX)典型值為3.3V或2.5V。它為FPGA中的時(shí)間關(guān)鍵資源供電，因此易受電源噪聲影響。VCCAUX可以與VCCO共用一個(gè)電源層，但前提是VCCO不會(huì )產(chǎn)生過(guò)大的噪聲。
FPGA使用的電源類(lèi)型
FPGA電源要求輸出電壓范圍從1.2V到5V，輸出電流范圍從數十毫安到數安培?？捎萌N電源：低壓差(LDO)線(xiàn)性穩壓器、開(kāi)關(guān)式DC-DC穩壓器和開(kāi)關(guān)式電源模塊。最終選擇何種電源取決于系統、系統預算和上市時(shí)間要求。
如果電路板空間是首要考慮因素，低輸出噪聲十分重要，或者系統要求對輸入電壓變化和負載瞬變做出快速響應，則應使用LDO穩壓器。LDO功效比較低（因為是線(xiàn)性穩壓器），只能提供中低輸出電流。輸入電容通?？梢越档蚅DO輸入端的電感和噪聲。LDO輸出端也需要電容，用來(lái)處理系統瞬變，并保持系統穩定性。也可以使用雙輸出LDO，同時(shí)為VCCINT和VCCO供電。
如果在設計中效率至關(guān)重要，并且系統要求高輸出電流，則開(kāi)關(guān)式穩壓器占優(yōu)勢。開(kāi)關(guān)電源的功效比高于LDO，但其開(kāi)關(guān)電路會(huì )增加輸出噪聲。與LDO不同，開(kāi)關(guān)式穩壓器需利用電感來(lái)實(shí)現DC-DC轉換。
FPGA的特殊電源要求
為確保正確上電，內核電壓VCCINT的緩升時(shí)間必須在制造商規定的范圍內。對于一些FPGA，由于VCCINT會(huì )在晶體管閾值導通前停留更多時(shí)間，因此過(guò)長(cháng)的緩升時(shí)間可能會(huì )導致啟動(dòng)電流持續較長(cháng)時(shí)間。如果電源向FPGA提供大電流，則較長(cháng)的上電緩升時(shí)間會(huì )引起熱應力。ADI公司的DC-DC穩壓器提供可調軟啟動(dòng)，緩升時(shí)間可以通過(guò)外部電容進(jìn)行控制。緩升時(shí)間典型值在20ms至100ms范圍內。
許多FPGA沒(méi)有時(shí)序控制要求，因此VCCINT、VCCO和VCCAUX可以同時(shí)上電。如果這一點(diǎn)無(wú)法實(shí)現，上電電流可以稍高。時(shí)序要求依具體FPGA而異。對于一些FPGA，必須同時(shí)給VCCINT和VCCO供電。對于另一些FPGA，這些電源可按任何順序接通。多數情況下，先給VCCINT后給VCCO供電是一種較好的做法。
當VCCINT在0.6V至0.8V范圍內時(shí)，某些FPGA系列會(huì )產(chǎn)生上電涌入電流。在此期間，電源轉換器持續供電。這種應用中，因為器件需通過(guò)降低輸出電壓來(lái)限制電流，所以不推薦使用返送電流限制。但在限流電源解決方案中，一旦限流電源所供電的電路電流超過(guò)設定的額定電流，電源就會(huì )將該電流限制在額定值以下。
FPGA配電結構
對于高速、高密度FPGA器件，保持良好的信號完整性對于實(shí)現可靠、可重復的設計十分關(guān)鍵。適當的電源旁路和去耦可以改善整體信號完整性。如果去耦不充分，邏輯轉換將會(huì )影響電源和地電壓，導致器件工作不正常。此外，采用分布式電源結構也是一種主要解決方案，給FPGA供電時(shí)可以將電源電壓偏移降至最低。
在傳統電源結構中，AC/DC或DC/DC轉換器位于一個(gè)地方，并提供多個(gè)輸出電壓，在整個(gè)系統內分配。這種設計稱(chēng)為集中式電源結構(CPA)，見(jiàn)圖1。以高電流分配低電壓時(shí)，銅線(xiàn)或PCB軌道會(huì )產(chǎn)生嚴重的電阻損耗，CPA就會(huì )發(fā)生問(wèn)題。
CPA的替代方案是分布式電源結構(DPA)，見(jiàn)圖2。采用DPA時(shí)，整個(gè)系統內僅分配一個(gè)半穩壓的DC電壓，各DC/DC轉換器（線(xiàn)性或開(kāi)關(guān)式）與各負載相鄰。DPA中，DC/DC轉換器與負載（例如FPGA）之間的距離近得多，因而線(xiàn)路電阻和配線(xiàn)電感引起的電壓下降得以減小。這種為負載提供本地電源的方法稱(chēng)為負載點(diǎn)(POL)。
圖1 集中式電源結構
圖2 分布式電源結構
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