采用VC++程序的FPGA重配置設計方案
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結合對
圖1中借用原系統DSP處理器的控制功能來(lái)完成上位機控制命令及下載數據的接收，上位機與系統之間采用PCI總線(xiàn)接口。上位機命令由DSP處理器進(jìn)行解析，并隨后發(fā)送到配置芯片控制器中，配置芯片控制器可由CPLD器件構成，它的編程采用EEPROM或FLASH技術(shù)，且無(wú)需外部存儲器芯片。
在設計中，上位機通過(guò)PCI總線(xiàn)建立通信并發(fā)送配置命令及數據至DSP，DSP以串行方式通知配置芯片控制器發(fā)送控制命令以及要進(jìn)行配置的數據包，同時(shí)，配置芯片控制器在解析命令后，還應執行相應的操作，并完成FPGA配置芯片所需的下載時(shí)序及配置數據。配置芯片的數據下載過(guò)程稱(chēng)為編程操作，編程完成后，再啟動(dòng)配置操作，即可進(jìn)行FPGA從配置芯片讀取新的系統配置程序過(guò)程。與常用的FPGA配置方法相比較，本文所采用的FPGA可重構設計的硬件結構更加簡(jiǎn)單，用戶(hù)操作也更加方便，而且在對FPGA的配置芯片寫(xiě)入配置程序數據的時(shí)候，并不會(huì )影響到FPGA的繼續工作，系統重構的時(shí)隙也更小。
DSP控制程序一般采用中斷等待的設計思想，處理器上電啟動(dòng)后，首先對自身的工作方式進(jìn)行設置，然后對系統各個(gè)功能模塊進(jìn)行初始化操作，使其工作在一個(gè)確定的已知狀態(tài)下。之后，在完成系統的初始化以后，DSP程序進(jìn)入空閑等待狀態(tài)，直到標志著(zhù)上層命令已送達控制邏輯的中斷信號有效，程序再從空閑等待狀態(tài)進(jìn)入中斷服務(wù)程序，然后判斷是系統配置命令，還是其他工作命令。若接收到配置命令，則進(jìn)入串口中斷服務(wù)程序，隨后判斷配置命令的類(lèi)別，并進(jìn)入相應的子函數程序，包括配置模式、用戶(hù)模式、擦除、擦除延時(shí)、寫(xiě)數據等多個(gè)子函數。配置模式是指系統通過(guò)發(fā)送控制命令來(lái)獲取FPGA配置芯片的數據信號線(xiàn)、時(shí)鐘信號線(xiàn)以及片選信號線(xiàn)的控制權，從而進(jìn)行讀寫(xiě)操作。調用配置模式子函數后，發(fā)送不同的命令控制字，便可以選擇配置不同的配置器件。
本系統中的邏輯電路平臺由2片Altra公司FPGA芯片構成，其對應的配置芯片分別為EPCS16和EPCS1器件，設計中，可以分別為這兩片配置芯片設置各自的32位控制字。用戶(hù)模式子函數可在系統對EPCS配置芯片的寫(xiě)數據操作完成后，通過(guò)系統發(fā)送控制命令來(lái)釋放配置芯片EPCS的數據信號線(xiàn)、時(shí)鐘信號線(xiàn)以及片選信號線(xiàn)的控制權，這樣，FPGA將恢復到用戶(hù)所設置的工作模式。
2 可重配置軟件方案
用戶(hù)發(fā)送配置數據流到EPCS對FPGA進(jìn)行配置的結構圖如圖2所示，其中PC機部分為上位機配置控制的用戶(hù)軟件宿主。配置控制軟件主要包括用戶(hù)應用程序(Win32應用程序)、儀器驅動(dòng)程序、總線(xiàn)驅動(dòng)程序三部分，總線(xiàn)驅動(dòng)位于整個(gè)軟件系統的最底層，可通過(guò)硬件抽象層(HAL)直接與硬件進(jìn)行交流。儀器驅動(dòng)位于總線(xiàn)驅動(dòng)和用戶(hù)應用程序之間。它對上可為屏蔽底層工作細節提供應用程序調用的接口函數，對下則可發(fā)送命令或接收數據。用戶(hù)應用程序則位于軟件結構的最上層，可通過(guò)調用儀器驅動(dòng)程序，間接地與底層進(jìn)行交互。其結構圖如圖3所示。
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