ModelSim+Synplify+Quartus的Altera FPGA的仿真實(shí)現
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步驟三：選擇FPGA的Device 與其它相關(guān)設定。
※先點(diǎn)選Project，再點(diǎn)選Implementation Options。
※在Device 的設定如下：Technology為Altera Stratix，Part為EP1S10，Speed 為-6，Package 為FC780。
※在Options 的設定是將FSM Compiler與Resource Sharing打勾。
※在Constraints的設定是將Frequency設定至100Mhz。
※在Implementation Results的設定是將Result File Name填入與電路模塊相同的名稱(chēng)，而xxx.vgm這個(gè)文件會(huì )在QuartusII做APR時(shí)被使用。然后將下列兩個(gè)選項打勾(Write Vendor Constraint File與Write Mapped Verilog Netlist)。
※在Timing Report的設定是將Number of Critical Paths與Number of Start/End Points都設為11。
※在Verilog里是將TOP Level Module填入與電路模塊相同的名稱(chēng)，然后將 Use Verilog 2001打勾。
步驟四：綜合(Synthesis)。
※點(diǎn)選RUN → Synthesize，最后出現Done!就是已經(jīng)綜合完畢。
步驟五：檢查綜合后的電路。
※先點(diǎn)選HDL Analyst，再點(diǎn)選RTL，最后點(diǎn)選Hierarchal View，畫(huà)面會(huì )出現綜合后的電路Netlist。
以上就是使用Synplify將HDL程序合成為電路Netlist的基本流程，值得注意的是，當你針對不同要求而設定的Constraints不同時(shí)，你就會(huì )得到不同的電路Netlist，所要付出的硬件代價(jià)也不同，這就需要大家多花點(diǎn)心思來(lái)了解其中的奧妙之處。 本文引用地址：http://dyxdggzs.com/article/151781.htm
3、自動(dòng)布局布線(xiàn)（APR）
步驟一：開(kāi)啟Quartus II，然后建立一個(gè)Project。
※先點(diǎn)選File，再點(diǎn)選New Project Wizard…。
※設定Work Directory，Project Name與Top-Level Entity Name，再按Next。
步驟二：加入設計文件。
※點(diǎn)選Add…，將Synplify合成出來(lái)的xxx.vqm加入，再按Next。
步驟三：設定相關(guān)的EDA Tools。
※在Tool Type點(diǎn)選Simulation，Tool Name點(diǎn)選ModelSim。 
※點(diǎn)選Settings，將Time Scale設定為1 ns。
步驟四：設定Family。
※設定Family為Stratix，再按Next。
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