基于Compact PCI體系的高性能監測測向處理平臺研究
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1 系統結構
本文所述的平臺結構具有靈活性和開(kāi)放性的特點(diǎn)，其主要工作原理為：大規模FPGA用于接收多通道高速采樣數據流，完成必要的預處理；主控FPGA依據每路信號的處理要求仲裁各路FPGA/DSP的片選信號，同步啟動(dòng)進(jìn)行實(shí)時(shí)處理；多片實(shí)時(shí)處理DSP和主控FPGA緊耦合構成并行處理系統的核心；最后通過(guò)局部總線(xiàn)接口送入中央處理CPU作進(jìn)一步分析處理，完成信息的綜合存儲管理等[3]。系統結構框圖如圖1所示。
2 具體方案
2.1 高速數據采集
高速數據采集是高性能監測測向處理平臺研究[4]的首要問(wèn)題。其設計與實(shí)現，一方面由需求引導，另一方面也要求對系統各個(gè)環(huán)節有整體的把握。合理設計模擬信號調理電路、高穩時(shí)鐘產(chǎn)生電路、高速數據流傳輸路徑、合理的時(shí)序及控制邏輯，并充分考慮信號完整性和電磁兼容等問(wèn)題，是設計一個(gè)高性能數據采集模塊的基本保障。
對于本文所關(guān)注的高速數據采集而言，若直接采用滿(mǎn)足采樣率設計要求的單片ADC芯片實(shí)現，會(huì )帶來(lái)動(dòng)態(tài)范圍不夠、缺乏靈活性和成本較高、風(fēng)險較大等問(wèn)題。而如果選擇采用多片采樣率較低的芯片用交替采樣的方法來(lái)實(shí)現高速采樣的方案，則電路較復雜，而且多片ADC之間延時(shí)的不一致和增益的不匹配會(huì )使采樣后的信號難以無(wú)失真的復合。鑒于此，本文所述的高速數據采集設計思路是：模塊化設計具有適當采樣率的A/D板，基于頻帶分割和精確同步觸發(fā)的寬帶、大動(dòng)態(tài)數據采集方案。本技術(shù)架構在硬件設計上具有模塊化、可擴展的特色，在性能上具有等效采樣率高及采樣帶寬不受ADC及調理電路限制的優(yōu)點(diǎn)。采集模塊工作原理如圖2所示。
高速ADC是大功耗器件，通常更高的采樣率將消耗更多的功耗。在使用多ADC多通道的系統中，耗散問(wèn)題則更為嚴重。Linear推出低功耗14 bit、125MS/s ADC LTC2261，該器件功耗127 mW，用1.8 V低壓模擬電源工作，提供73.4 dB的信噪比和85 dB的無(wú)寄生動(dòng)態(tài)范圍。0.17 ps RMS的超低孔徑抖動(dòng)允許其以卓越噪聲性能進(jìn)行中頻欠采樣。創(chuàng )新性數字輸出可以設置為全速率CMOS、雙數據速率CMOS或雙數據速率LVDS。雙數據速率數字輸出允許數據在時(shí)鐘的上升沿和下降沿發(fā)送，從而將所需數據線(xiàn)數量減少了一半。另外，對高速信號進(jìn)行高分辨率的數字化處理需審慎設計時(shí)鐘電路，就LTC2261和LTC其他高速14 bit系列ADC所表現出的性能看，在高速采樣時(shí)，0.5 ps的抖動(dòng)就可對SNR產(chǎn)生明顯影響。由公式(1)可以看出，采樣速率越高、轉換位數越多，對A/D采樣時(shí)鐘的抖動(dòng)指標要求就越高。
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