基于嵌入式的電纜故障檢測儀設計

　　3 硬件設計

　　以Altera公司的Cyelone II系列FPGA器件EP2C20為核心，利用其N(xiāo)ios軟核功能設計了微處理器，并完成了相關(guān)電路的設計。通過(guò)編程FPGA器件定制脈沖發(fā)生、高速時(shí)鐘以及高速數據存儲FIFO等模塊，以此為基礎設計了脈沖發(fā)送和接收電路以及高速數據采集和處理電路。

　　3.1 微處理器系統

　　簡(jiǎn)單來(lái)說(shuō)，Nios是一種處理器的IP核，設計者可以將它放到FPGA中。Nios軟核處理器是一種基干流水線(xiàn)的精簡(jiǎn)指令集通用微處理器，時(shí)鐘信號頻率最高可達75 MHz。采用Flash來(lái)存儲啟動(dòng)代碼和應用程序，當系統復位或加電啟動(dòng)時(shí)，Flash中的啟動(dòng)代碼將被執行。采用SDRAM存儲應用程序的可執行代碼和數據，為程序提供運行空間。Nios軟核與Flash和SDRAM的連接在FPGA中的設計如圖2所示。

圖2 Nios軟核與Flash和SDRAM的連接在FPGA中的設計

　　3.2 探測脈沖的產(chǎn)生

　　故障檢測所用脈沖信號的寬度為20～100 ns，FPGA的工作時(shí)鐘可以達到200 MHz，在其中生成減法計數器可產(chǎn)生滿(mǎn)足脈寬要求的脈沖信號。減法計數器產(chǎn)生脈沖的幅度受限于FPGA的工作電平，對檢測來(lái)說(shuō)是不夠的，因此從FPGA中出來(lái)的方波脈沖還要經(jīng)過(guò)放大，才可以耦合到被檢測線(xiàn)纜中去。SN74LVC4245A用作電平轉換。sta和pulse_input均來(lái)自FPGA。本設計采用的是5 V脈沖幅度，脈沖的饋送采取了晶體管射極驅動(dòng)的方式。這種驅動(dòng)方式比較簡(jiǎn)單，適用的器件也比較多。

　　3.3 A／D轉換電路

　　檢測脈沖的寬度為20～100 ns，相應的數據采樣率在20 MHz和100 MHz之間變化，一般的A／D芯片很難滿(mǎn)足采樣的要求，而用多片A／D芯片在成本和設計上都比較困難。這里選用美國NS公司的ADC08100，其采樣速率為20～100 Msps，此時(shí)采樣的功耗為1.3 mW／Msps，采樣的功耗會(huì )隨著(zhù)采樣時(shí)鐘增加而增加，但是采樣的特性不會(huì )受到影響，因此在采樣率多樣的系統中一個(gè)芯片可以起到多個(gè)芯片的作用。根據采樣速率的不同，通過(guò)一個(gè)時(shí)鐘控制模塊產(chǎn)生相應的采樣時(shí)鐘信號，使芯片工作在所要求的速率之下，既可以節約成本，又可以簡(jiǎn)化設計。ADC08 100和FPGA配合使用，可以方便地改變采樣時(shí)鐘，具有很大的靈活性。