利用P89C669的23 b的線(xiàn)性地址并采用CPLD外部擴展

在本設計中，共需要得到設備選擇信號如SRAM芯片M68AF127B的片選CS_RAM，2個(gè)FLASH ROM芯片SST29SF040的片選CS_ROM0，CS_ROM1，模擬多路選擇器SN74LV4052的使能信號線(xiàn)CS_4052，另外還有一些控制信號線(xiàn)，這里就不一一介紹。

實(shí)際上，P2口引入CPLD，就P89C669的23 b地址線(xiàn)而言，用來(lái)地址譯碼和少量的控制信號等主要是利用最高的幾位，在本設計中，由于SST29SF040用到地址線(xiàn)A0～A18，所以CPLD的地址譯碼處理只能是利用剩下的A19～A22，這將在下文的CPLD的譯碼單元可以看到。

A0～A7低地址采用74HC573進(jìn)行鎖存，A16～A18地址內容采用74HC574進(jìn)行鎖存，如圖3所示。

M68AF127B，SST29SF040，74HCA052的功能連接圖如圖4所示，74HC4052用于UART口的擴展，如圖5所示。

3 EPM7032S的邏輯設計

CPLD的設計采用原理圖的方法進(jìn)行設計，簡(jiǎn)便快捷，如圖6所示，采用74374模塊鎖存P2口的輸入信號，ALE反向后得到_ALE作為74374的鎖存時(shí)鐘線(xiàn)輸入。