ARM核920T性能優(yōu)化之Cache

　　如果帶cache的處理器核支持虛擬存儲，那么cache就可以放在處理器內核和存儲管理單元MMU之間或者M(jìn)MU與物理存儲器之間。

　　邏輯cache在虛擬地址空間存儲數據，它位于處理器和MMU之間。處理器可以直接通過(guò)邏輯cache訪(fǎng)問(wèn)數據而無(wú)需通過(guò)MMU。

　　物理cache使用物理地址存儲數據，它位于MMU和主存之間。當處理器訪(fǎng)問(wèn)存儲器時(shí)，MMU必須先把虛擬地址轉化為物理地址，cache存儲器才可向內核提供數據。

　　從arm7～arm10都是使用邏輯cache，arm11使用物理cache。

　　四.Cache的結構

　　帶有cache的ARM內核采用了2種總線(xiàn)結構：馮諾依曼結構和哈佛結構。在使用馮諾依曼結構的處理器內核中，只有一個(gè)數據和指令公用的cache，這種cache被稱(chēng)作統一cache。哈佛結構將指令總線(xiàn)和數據總線(xiàn)分離，存在指令cache(I-cache)和數據cache(D-cache)，這種類(lèi)型的cache被稱(chēng)作分離cache。上邊的圖是統一cache，cache的兩個(gè)主要組成部分cache控制器和cache存儲器。Cache存儲器是一個(gè)專(zhuān)用的存儲器陣列，其訪(fǎng)問(wèn)單元稱(chēng)為cache行。Cache有3個(gè)主要的部分：目錄存儲段(directory store)，狀態(tài)信息段(status information)，數據項段(data section)。每一個(gè)cache行都由這3部分組成。Cache使用目錄存儲段來(lái)記錄每個(gè)cache行是由主存的什么地方拷貝而來(lái)。該目錄項被稱(chēng)為“cache標簽”。狀態(tài)位用來(lái)記錄狀態(tài)信息，2個(gè)常見(jiàn)的狀態(tài)位是有效位(valid bit)和臟位(dirty bit)。Cache存儲器必須存儲來(lái)自主存的信息，這些信息被放在數據項段里。

　　五.Cache與主存的關(guān)系

　　1)直接映射

　　主存的每個(gè)地址都對應著(zhù)cache存儲器的唯一的一行。如圖，組索引(set index)可以確切的指出所有以0x824結尾的內存地址在cache中所唯一對應的存儲地址;數據索引域可以確定字，半字或者字節在該cache行中的位置;標簽域用來(lái)與cache行中的cache-tag相比較。

　　直接映射這種設計使每個(gè)主存塊在cache中只有一個(gè)特定的行可以存放，那么如果程序同時(shí)用到對應于cache同一行的2個(gè)主存塊，那么就會(huì )發(fā)生沖突。沖突的結果就是導致cache行的頻繁置換。這就是直接映射cache的顛簸問(wèn)題(Thrashing)。重復的cache失效導致cache控制器連續不斷的將當前不用的過(guò)程置換出cache，這就是cache顛簸。

　　2)組相聯(lián)

　　為了減少cache的顛簸頻率，某些cache使用了其他設計。將cache分成一些容量相同的小單元，稱(chēng)作路(way)。這里一個(gè)組索引對應多個(gè)cache行，即在每一路里都有一個(gè)cache行與之對應，組索引相同的cache行被稱(chēng)作處于同一個(gè)組(set)里，這也是組索引命令的由來(lái)。擁有相同組索引的cache行稱(chēng)為組相聯(lián)的。在cache的同一個(gè)組當中，數據放置的位置具有排他性，可以防止同樣的數據被重復放在一個(gè)組的不同的cache行。

　　3)全聯(lián)

　　隨著(zhù)cache控制器的相聯(lián)度提高，沖突的可能性減小了。理想的目標是，盡量提高組相聯(lián)程度，使主存地址能夠映射到任意cache行，這樣的cache被稱(chēng)為全相聯(lián)cache。

　　硬件設計者提高相聯(lián)度的一種方法就是使用內容尋址存儲器CAM(Content Addressable Memory)。在ARM920T處理器核中，ARM使用了CAM來(lái)定位cache-tag。ARM920T中的cache是64路組相聯(lián)的。CAM使用一組比較器，以比較輸入的標簽地址和存儲在每一個(gè)有效cache行中的cache-tag。CAM采用了與RAM相反的工作方式：RAM是得到一個(gè)地址后再給出數據;而CAM則是在檢測到給定的數據值在存儲器中后，再給出該數據的地址。如圖是ARM940T的cache結構圖。訪(fǎng)問(wèn)地址的tag部分被作為4個(gè)CAM的輸入，輸入標簽同時(shí)與存儲在64路中的所有cache標簽相比較。如果有一個(gè)匹配，那么數據就由cache存儲器提供;如果沒(méi)有匹配，存儲器控制器就會(huì )產(chǎn)生一個(gè)失效(miss)信號。

六.Cache策略

　　Cache策略包括寫(xiě)策略，替換策略及分配策略。

　　1)寫(xiě)策略

　　寫(xiě)策略包括直寫(xiě)法(writethrough)和回寫(xiě)法(writeback)。

　　直寫(xiě)法：

　　如果cache控制器使用直寫(xiě)策略，那么處理器核寫(xiě)cache命中時(shí)，將同時(shí)修改cache和主存中的內容，以確保cache和主存數據的一致性。

　　回寫(xiě)法：

　　如果cache控制器使用回寫(xiě)策略，那么處理器核寫(xiě)cache命中時(shí)，只向cache存儲器寫(xiě)數據而不立即寫(xiě)入主存。配置成回寫(xiě)法的cache要使用到cache行的狀態(tài)信息塊中的一個(gè)或多個(gè)臟位(dirty bit)。當回寫(xiě)cache控制器向cache存儲器中某一行寫(xiě)入數據時(shí)，它會(huì )將臟位設置為1。如果cache控制器要將一個(gè)臟位被置位的cache行替換出cache存儲器，那么該cache行數據會(huì )自動(dòng)被寫(xiě)到主存單元中去。

　　2)替換策略

　　帶cache的ARM核支持兩種替換策略：偽隨機替換法和輪轉法。當一個(gè)cache訪(fǎng)問(wèn)失效時(shí)，cache控制器必須從當前有效的組中選擇一個(gè)cache行來(lái)存儲從主存中取得的新信息。被選中的cache行被稱(chēng)為丟棄者(victim)。如果丟棄者中包含有效的臟數據，那么在該cache行被寫(xiě)入新數據之前，控制器必須把該行的數據寫(xiě)入到主存。選擇和替換丟棄cache行的過(guò)程被稱(chēng)作淘汰(eviction)。

　　3)分配策略

　　在cache失效發(fā)生時(shí)，ARM的cache可以采取兩種策略來(lái)分配cache行：第一種叫做讀操作分配(read-allocate)策略;第二種叫做讀/寫(xiě)操作分配(read-write-allocate)策略。如果cache未命中，那么對于讀操作分配策略，只有進(jìn)行存儲器讀操作時(shí),才分配cache行。如果被替換的cache行包含有效數據，那么在該行被新的數據替換之前，要先把原來(lái)的內容寫(xiě)入主存中。

　　采用讀/寫(xiě)操作分配策略時(shí)，不管是存儲器讀操作，還是存儲器寫(xiě)操作，在cache未命中時(shí)，都將分配cache行。

　　七.清除(flush)和清理(clean)cache

　　清除cache的意思是清除cache中存儲的全部數據，對處理器而言，清除操作只要清零相應cache的有效位即可。然而，對于采用回寫(xiě)策略的D-cache，就需要使用清理(clean)操作。

　　八.Cache鎖定

　　Cache鎖定是將cache中的部分代碼和數據標記為非替換(exempt of eviction)的。被鎖定的代碼和數據有更快的系統反應能力，因為這些數據和代碼一直存放在cache中。Cache在正常操作時(shí)，經(jīng)常會(huì )涉及到行替換，這種替換會(huì )帶來(lái)代碼執行時(shí)間不確定的問(wèn)題，而cache鎖定會(huì )避免這種不確定性。ARM內核為cache鎖定分配固定的cache單元。一般來(lái)講，分配cache鎖定的cache單元是一個(gè)路(way)。