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GPRS傳輸效能與技術(shù)

  • 線(xiàn)網(wǎng)絡(luò )是未來(lái)網(wǎng)絡(luò )發(fā)展的趨勢,除了硬設備的研發(fā),軟件的開(kāi)發(fā)也是非常重要的一環(huán)。在目前的GPRS網(wǎng)絡(luò )環(huán)境里,傳輸速度以及穩定度仍有著(zhù)不足的地方,透過(guò)各種無(wú)線(xiàn)網(wǎng)絡(luò )最佳化技術(shù)的實(shí)作,可提供個(gè)對于目前GPRS網(wǎng)絡(luò )環(huán)境加速2~4倍的軟件解決方案,也希 望借著(zhù)這個(gè)解決方案的產(chǎn)生,讓無(wú)線(xiàn)網(wǎng)絡(luò )的領(lǐng)域更加寬廣。
  • 關(guān)鍵字: Cache  GPRS  IP  

SPARC V8處理器斷點(diǎn)調試的設計與實(shí)現研究

  • 以一款SPARC V8處理器為例,分析了處理器分級存儲系統中Cache和MMU對斷點(diǎn)調試實(shí)現的影響,提出有效的解決辦法,并成功應用到該處理器的調試工具中。該方法也適用于其他具有Cache和MMU的處理器斷點(diǎn)調試設計。
  • 關(guān)鍵字: SPARCV8處理器  cache  MMU  斷點(diǎn)調試  

Cache(高速緩存)技術(shù)詳解

  • 計算機系統一般都采用多級存儲器結構,這種多級存儲器的特點(diǎn)是從外存儲器到CPU中的寄存器逐級向上,存儲容量逐級減小,而存取速度逐級提高。Cache是一個(gè)速度等于或者接近上一級存儲器訪(fǎng)問(wèn)速度的小容量存儲器,其中保存了下級存儲器中部分當前所需的數據,因此CPU可以直接從Cache中取得所需的數據,而不必訪(fǎng)問(wèn)下一級存儲器。由于Cache的速度與上一級存儲器相當,因此保證了系統效率不會(huì )降低。
  • 關(guān)鍵字: cache  系統效率  最近最少使用算法  

ARM存儲器之:高速緩沖存儲器Cache

  • 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場(chǎng)中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò )家園
  • 關(guān)鍵字: ARM  高速緩沖存儲器  cache  

Cache在POWERPC處理器板中的應用

  • 高速緩沖存儲器Cache技術(shù)是現代處理器設計中的核心技術(shù),文中詳細討論了Cache如何應用在POWERPC計算機板中。
  • 關(guān)鍵字: POWERPC  Cache  處理器  中的應用    

linux dma cache

  • linux dma cache,說(shuō)到DMA,就會(huì )想到Cache,兩者本身似乎是好不相關(guān)的事物。的確,假設DMA針對內存的目的地址和Cache緩存的對象沒(méi)有重疊區域,DMA和Cache之間就相安無(wú)事,但是,如果有重疊呢,經(jīng)過(guò)DMA操作,Cache緩存對應的內存的數據
  • 關(guān)鍵字: cache  dma  linux  

嵌入式編程的Cache原理及其需要注意的問(wèn)題

  • 1 Cache的原理

    Cache即高速緩存,它的出現基于兩種因素:一、CPU的速度和性能提高很快,而主存速度較低且價(jià)格高;二、程序執行的局部性特點(diǎn)。將速度較快而容量有限的SRAM構成Cache,可以盡可能發(fā)揮CPU的高速度。
  • 關(guān)鍵字: 需要  注意  問(wèn)題  及其  原理  編程  Cache  嵌入式  

一種帶Cache的嵌入式CPU的設計與實(shí)現

  • 一種帶Cache的嵌入式CPU的設計與實(shí)現,摘 要: 基于FPGA平臺實(shí)現了嵌入式RISC CPU的設計。根據項目要求,實(shí)現指令集為MIPS CPU指令集的一個(gè)子集,分析指令處理過(guò)程,構建了嵌入式CPU的5級數據通路。分析了流水線(xiàn)產(chǎn)生的相關(guān)性問(wèn)題,采用數據前推技術(shù)和軟件
  • 關(guān)鍵字: 實(shí)現  設計  CPU  嵌入式  Cache  

ARM核920T性能優(yōu)化之Cache

  • ARM核920T性能優(yōu)化之Cache,程序在執行過(guò)程中會(huì )頻繁的運行小范圍的循環(huán)代碼,而這些循環(huán)又會(huì )對數據存儲器的局部區域反復訪(fǎng)問(wèn)?! ache同時(shí)使用了時(shí)間和空間的局部性原理。如果對存儲器的訪(fǎng)問(wèn)受時(shí)間影響,在時(shí)間上有連續性,則這種時(shí)間上密集的
  • 關(guān)鍵字: Cache  優(yōu)化  性能  920T  ARM  

嵌入式編程需注意的Cache機制及其原理

  • 1 Cache的原理

    Cache即高速緩存,它的出現基于兩種因素:一、CPU的速度和性能提高很快,而主存速度較低且價(jià)格高;二、程序執行的局部性特點(diǎn)。將速度較快而容量有限的SRAM構成Cache,可以盡可能發(fā)揮CPU的高速度。
  • 關(guān)鍵字: 及其  原理  機制  Cache  編程  注意  嵌入式  

Cache結構的低功耗可重構技術(shù)研究

  • 在分析Cache性能的基礎上介紹了當前低功耗Cache的設計方法,提出了一種可重構Cache模型和動(dòng)態(tài)可重構算法。Cache模型能夠在程序運行過(guò)程中改變相聯(lián)度和大小,動(dòng)態(tài)可重構算法能夠在運行時(shí)針對不同的應用程序對可重構Cache進(jìn)行配置。通過(guò)對Cache的動(dòng)態(tài)配置,不僅可以提高Cache命中率,還能夠有效降低處理器的功耗。
  • 關(guān)鍵字: Cache  低功耗  可重構  技術(shù)研究    

32位DSP兩級cache的結構設計

  • 采用自頂向下的流程設計了一款32位DSP的cache。該cache采用兩級結構,第一級采用哈佛結構,第二級采用普林斯頓結構。本文詳細論述了該cache的結構設計及采用的算法。
  • 關(guān)鍵字: 結構設計  cache  兩級  DSP  32位  
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cache介紹

  cache ,高速緩沖存儲器,為一種特殊的存儲器子系統,其中復制了頻繁使用的數據以利于快速訪(fǎng)問(wèn)。存儲器的高速緩沖存儲器存儲了頻繁訪(fǎng)問(wèn)的 RAM 位置的內容及這些數據項的存儲地址。當處理器引用存儲器中的某地址時(shí),高速緩沖存儲器便檢查是否存有該地址。如果存有該地址,則將數據返回處理器;如果沒(méi)有保存該地址,則進(jìn)行常規的存儲器訪(fǎng)問(wèn)。因為高速緩沖存儲器總是比主RAM 存儲器速度快,所以當 RAM 的訪(fǎng)問(wèn) [ 查看詳細 ]

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