FPGA器件的在線(xiàn)配置方法
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摘要：介紹基于SRAM LUT結構的FPGA器件的上電配置方式；著(zhù)重介紹采用計算機串口下載配置數據的方法和AT89C2051單片機、串行EEPROM組成的串行配置系統的設計方法及實(shí)現多任務(wù)電路結構中配置的方法，并從系統的復雜度、可靠性和經(jīng)濟性等方面進(jìn)行比較和分析。
在當今變化的市場(chǎng)環(huán)境中，產(chǎn)品是否便于現場(chǎng)升級，是否便于靈活使用成為產(chǎn)品能否進(jìn)入市場(chǎng)的關(guān)鍵因素。在這種背景下，Altera公司的基于SRAM LUT結構的FPGA器件得到了廣泛的應用。雖然這些器件應用廣泛，但由于其內部采用SRAM工藝，它的配置數據存儲在SRAM中。由于SRAM的易失性，每次系統上電時(shí)，必須重新配置數據，即ICR(In-Circuit Reconfigurability)，只有在數據配置正確的情況下系統才能正常工作。在線(xiàn)配置方式一般有兩類(lèi)：一是通過(guò)下載電纜由計算機直接對其進(jìn)行配置，二是通過(guò)配置芯片對其進(jìn)行配置。通過(guò)PC機對FPGA進(jìn)行在系統重配置，雖然在調試時(shí)非常方便，但在應用現場(chǎng)是很不現實(shí)的。上電后，自動(dòng)加載配置對FPGA應用來(lái)說(shuō)是必需的。Altera公司提供的配置芯片有一次可編程型和可擦除編程型兩種：一次可編程型芯片只能寫(xiě)入一次，不適合開(kāi)發(fā)階段反復調試、修改及產(chǎn)品的方便升級；可擦除編程型價(jià)格昂貴，且容量有限，對容量較大的可編程邏輯器件，需要多片配置芯片組成菊花鏈形進(jìn)行配置，增加系統設計的難度。
為了降低成本，目前在開(kāi)發(fā)階段多用可擦除型配置芯片；最終產(chǎn)品用不可擦寫(xiě)的配置芯片，但一次簡(jiǎn)單的代碼更換就需要更換一次器件，這在產(chǎn)品升級時(shí)很不實(shí)用。至今還沒(méi)有低成本的配置芯片出現，而我們采用的這套配置方案充分考慮了在FPGA實(shí)際使用中，對設計的保密性和設計的可升級的要求，不但可以實(shí)現代替價(jià)格昂貴的不可擦寫(xiě)和可擦寫(xiě)配置芯片，而且可以實(shí)現多任務(wù)電路結構重配置。該方案有PC機控制程序、單片機和外部串行存儲器組成，只要通過(guò)替換外部串行存儲器，就可實(shí)現對不同容量的多種配置芯片的代替。PC機是用來(lái)將配置數據寫(xiě)入存儲器的，在寫(xiě)好數據后該配置系統不再需要PC機的控制，在單片機的控制下實(shí)現ICR或多任務(wù)電路結構重配置。多任務(wù)電路結構重配置即將多個(gè)配置文件分區存儲到外部存儲器中，然后由單片機接收不同的命令，以選擇讀取不同存儲器區的數據下載到FPGA器件，實(shí)現在線(xiàn)配置成多種不同的工作模式。
圖1
1 FPGA器件的配置方式和配置文件
Altera公司生產(chǎn)的具有ICR功能的FPGA器件有FLEX6000、FLEX10K、APEX和ACEX等系列。它們的配置方式可分為PS（被動(dòng)串行）、PPS（被動(dòng)并行同步）、PPA（被動(dòng)并行異步）、PSA（被動(dòng)串行異步）和JTAG（Joint Test Action Group）等五種方式。這五種方式都能適用于單片機配置。PS方式因電路簡(jiǎn)單，對配置時(shí)鐘的要求相對較低，而被廣泛應用。我們的配置方案也采用PS配置方式來(lái)實(shí)現ICR功能，圖1是PS配置方式的時(shí)序圖。
被動(dòng)串行工作過(guò)程：當nconfig產(chǎn)生下降沿脈沖時(shí)啟動(dòng)配置過(guò)程，在dclk上升沿，將數據移入目標芯片。在配置過(guò)程中，系統需要實(shí)時(shí)監測，一旦出現錯誤，nSTATUS將被拉低，系統識別到這個(gè)信號后，立即重新啟動(dòng)配置過(guò)程。配置數據全部正確地移入目標芯片內部后，CONF_DONE信號跳變?yōu)楦?，此后，DCLK必須提供幾個(gè)周期的時(shí)鐘（具體周期數與DCLK的頻率有關(guān)），確保目標芯片被正確初始化，進(jìn)入用戶(hù)工作模式。
Altera的MAX+PLUS II或Quartus II開(kāi)發(fā)工具可以生成多種配置或編譯文件，用于不同配置方法的配置系統，而對于不同系列的目標器件配置數據的大小也不同，配置文件的大小一般有.rbf文件決定。.rbf文件即二進(jìn)制文件。該文件包括所有的配置數據，一個(gè)字節的 .rbf文件有8位配置數據，每一字節在配置時(shí)最低位最先被裝載。微處理器可以讀取這個(gè)二進(jìn)制文件，并把它裝載到目標器件中。Altera提供的軟件工具不自動(dòng)生成 .rbf文件，須按照下面的步驟生成：① 在MAX+PLUS II編譯狀態(tài)，選擇文件菜單的變換SRAM目標文件命令； ② 在變換SRAM目標文件對話(huà)框，指定要轉換的文件并且選擇輸出文件格式為 .rbf(Sequential)，然后確定。
2 配置電路結構和原理
2.1 串行通信的電路結構和原理
PC機與單片機的接口如圖2所示。AT89C2051單片機通過(guò)串行口直接接收PC機傳送來(lái)的串行數據，然后把接收到的數據存入數據存儲器。由于PC機的串行口都是RS-232C標準的接口，所以，其輸入輸出在電平上和采用TTL電平的AT89C2051在接口時(shí)會(huì )產(chǎn)生電平不同的問(wèn)題。為了解決這個(gè)問(wèn)題，在PC機和單片機的串行通信電路中加入了MAX232芯片，以實(shí)現TTL電平和RS-232C接口電平之間的轉換。這樣PC機和AT89C2051單片機進(jìn)行串行通信時(shí)就可以順利進(jìn)行了。除了電路結構之外，要實(shí)現PC機和AT89C2051之間的通信，還需要有合適的通信軟件。
2.2 ICR控制電路原理
ICR電路原理如圖3所示。AT24C256用來(lái)存儲FPGA的配置數據。
ICR控制電路的工作過(guò)程為：經(jīng)MAXPLUS II編譯生產(chǎn)的配置文件(.sof)通過(guò)格式轉換成為 (.rbf)。然后，利用PC機端的控制程序，通過(guò)PC機的串行通信口，經(jīng)U1存儲在U2中。U1再根據系統的要求，通過(guò)P1.2、P1.3、P1.4、P3.0和P3.1等5個(gè)I/O口，將其存儲在U2中的配置數據下載到電路中的FPGA器件中去。
因作者設計電路中的FPGA是Altera公司的FLEX系列的EPF10K10，其配置文件的容量為15KB，故電路中采用1片AT24C128就可存儲EPF10K10的配置數據。我們選用AT24C256器件可以存儲兩個(gè)配置文件，是為了實(shí)現多任務(wù)電路重構，此時(shí)整個(gè)ICR控制電路只有2片IC?？梢哉f(shuō)，它是目前結構最簡(jiǎn)單、成本最低的ICR控制電路。如果配置的FPGA是EPF10K30或更大門(mén)數的器件，則需要大容量的存儲器件或多片AT24C256。（在兩線(xiàn)串行總線(xiàn)上最多可接4片AT24C256。）
3 軟件設計
在該配置方案中，軟件包括在PC機端的控制軟件和在A(yíng)T89C2051端的控制軟件兩部分。PC機端的軟件采用Visual Basic語(yǔ)言編程，而AT89C2051采用匯編語(yǔ)言進(jìn)行編程。
3.1 PC機端的軟件
PC機端的軟件采用Visual Basic語(yǔ)言編程。VB支持面向對象的程序設計，具有結構化的事件驅動(dòng)編程模式，而且可以十分簡(jiǎn)便地作出良好的人機界面。PC機端的控制程序主要實(shí)現讀取.rbf文件并將其通過(guò)串口送出的功能。讀取文件時(shí)，主要使用讀取二進(jìn)制文件命令。在串口通信方面，使用VB提供的具有強大功能的串口通信控件MSCOMM。該控件可設置串口狀態(tài)及串口通信的信息格式和協(xié)議。
在實(shí)際工作中，要實(shí)現AT89C2051和PC機之間的有效通信，必須使其具有相同的波特率和相同的通信協(xié)議。作者采用了9600bps的波特率和N.8.1幀結構。N.8.1幀結構表示1幀串行數據有10位：起始位占用1位（低電平），用來(lái)表示字符開(kāi)始；后8位為數據編碼，無(wú)奇偶校驗位；最后為停止位（高電平），用來(lái)表示字符傳送結束。單片機的串行口工作在方式1。方式1是標準的10位異步通信方式，10位數據和PC機的標準串口相對應，傳送的波特率由單片機工作時(shí)鐘和T1的溢出率共同決定。
3.2 ICR控制電路軟件
在圖3介紹的ICR控制電路中，其存儲FPGA配置數據的存儲器 AT24C256采用I2C串行總線(xiàn)進(jìn)行數據交換。其數據交換速度較慢，而FPGA配置數據又比較大，因此如何提高圖3介紹的ICR控制電路的配置速度將是軟件設計上的一個(gè)重點(diǎn)。限制速度的瓶頸主要是從AT24C256讀取數據和將數據寫(xiě)入FPGA器件中。從AT24C256讀取數據，有讀當前地址、隨機讀和順序讀三種方式。這三種方式中，順序讀最簡(jiǎn)單、速度最快。因為在同一片AT24C256中，僅需要寫(xiě)入一次讀命令就可以按順序從0地址開(kāi)始直至讀完整片AT24C256中的全部數據。向FPGA器件寫(xiě)數據時(shí)，可以使用串行口的移位寄存器工作方式，即方式0。方式0數據的傳送以8位為1幀，無(wú)論是發(fā)送或是接收都是最低有效位居先。這和FPGA對數據的要求一致，傳送的波特率固定為振蕩頻率的1/12。本系統只需用到輸出方式，串行數據通過(guò)RXD端輸出，而用TXD端輸出移位脈沖。當1字節數據寫(xiě)入串行數據緩沖器SBUF時(shí)，就開(kāi)始發(fā)送。在此期間，發(fā)送控制器送出移位信號，使發(fā)送移位寄存器的內容右移1位，直至最高位(D7位)移出后，停止發(fā)送數據和移位時(shí)鐘脈沖。發(fā)送完1字節數據后，硬件置發(fā)送標志位TI為1，通過(guò)判斷TI的狀態(tài)決定是否向SBUF寫(xiě)入數據。采用這種方式比采用普通（I/O）口要快很多。
4 結 論
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我們設計的基于微控制器的FPGA器件的 ICR控制系統，具有線(xiàn)路結構簡(jiǎn)單、開(kāi)發(fā)容易、體積小、成本低的優(yōu)點(diǎn)；可以支持3.3V和5V系統的配置；適用于需要ICR功能的電子裝置中。該ICR控制電路是為配置Altera公司FLEX系列的FPGA器件而設計的，稍加修改也適用于其它系列的FPGA器件。這個(gè)配置電路的主要弱點(diǎn)在于配置速率較慢，只能適用于配置速率要求不高的應用。
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