總線(xiàn)實(shí)現片內硬件調試支持單元設計

　　圖3( b) 為DSU 控制寄存器，它與程序狀態(tài)字作用相似，能夠直接控制微處理器的行為模式，決定微處理器如何進(jìn)入調試狀態(tài)。T E 位將控制處理器中指令Buf fer 的使能; 第1~ 5 位將作為處理器能夠被掛起的條件位，BE 表示處理器發(fā)生錯誤可進(jìn)入調試模式，BW表示觸發(fā)IU 監測點(diǎn)可進(jìn)入調試模式，BS 表示執行斷點(diǎn)指令( ta1) 可進(jìn)入調試模式，BX 表示任何陷阱可進(jìn)入調試模式，BZ 是在特定陷阱才能進(jìn)入調試模式; DM 將用來(lái)指示處理器進(jìn)入調試狀態(tài); EE 位和EB 位為只讀,將記錄DSU 外部使能和調試信號; PE 位用來(lái)記錄處理器是否進(jìn)入錯誤狀態(tài); HL 位記錄處理器是否暫停;PW 位記錄處理器是否進(jìn)入省電模式; 其他位均未定義。

　　圖3( c) 為DSU 中斷和單步寄存器，由于該系統設計的AHB 總線(xiàn)系統最大可支持16 個(gè)主設備，所以這里的中斷和單步控制寄存器以及屏蔽寄存器也將能夠控制16 個(gè)主設備。當前面所述的引起系統進(jìn)入調試模式的條件觸發(fā)時(shí)，則相應的BNx ( break now ) 位將被置位，而SS( single step) 位則可通過(guò)外部寫(xiě)入而使得處理器執行單步操作，這些位將直接驅動(dòng)對應每一個(gè)微處理器的控制部件，由各處理器負責監測并做出相應的調試反應，如PC 現場(chǎng)保護、凍結流水和定時(shí)器、關(guān)閉看門(mén)狗等。

　　圖3( d) 為DSU 屏蔽寄存器，考慮在多處理器系統中一個(gè)處理器進(jìn)入調試對其他處理器的影響，特設計此寄存器。EDx 表示一個(gè)處理器進(jìn)入調試模式時(shí)，處理器x 是否強制進(jìn)入調試模式; DMx 表示處理器x 是否屏蔽其他處理器進(jìn)入調試模式。當某一處理器因觸發(fā)斷點(diǎn)或滿(mǎn)足DSU 控制寄存器所設定的條件時(shí)，調試單元內部的屏蔽邏輯將會(huì )查詢(xún)該寄存器，對其中的EDx和DMx 進(jìn)行相與運算，得出的結果將直接寫(xiě)入DSU中斷和單步寄存器中對應BNx 位，由此可直接決定其他處于正常狀態(tài)的處理器是否連帶進(jìn)入調試模式。

　　調試單元的設計初衷，不僅是要能夠控制整個(gè)系統接受調試控制，同樣也需要用戶(hù)能夠對所有片上存儲單元進(jìn)行訪(fǎng)問(wèn)。整個(gè)片上存儲單元可分為3 類(lèi): 一是兩大T race Buf fer，包括AHB 和指令追蹤緩存; 二是DSU 內部寄存器，除前所述的四大關(guān)鍵寄存器，還包括用于記錄時(shí)間值的時(shí)間索引寄存器，用于控制AHBTrace Buf fer 內部地址的AHB T race Buffer 地址索引寄存器，用于存儲精確斷點(diǎn)地址的AHB 斷點(diǎn)寄存器和與其配套的掩碼寄存器; 三是微處理器內部寄存器，包括cache，IU 寄存器堆，SPR，PSR，FSR，窗口寄存器,PC 和NPC 指針，陷阱寄存器等。為了能對如此多的寄存器和存儲器進(jìn)行準確定位，必須有一套完整的尋址機制，所以在DSU 設計過(guò)程中設計了一套多級譯碼體體系，將片上所有存儲部件地址映射入此體系中?；谝陨蠈SU 功能的設計考慮，其具體的結構組成如圖4所示。

　　圖4 DSU 內部結構框圖

　　當DSU 被AHB 總線(xiàn)譯碼器選中后，DSU 內部的第一級譯碼器將對地址總線(xiàn)訪(fǎng)問(wèn)地址進(jìn)行譯碼，它將判斷當前訪(fǎng)問(wèn)的對象屬于三類(lèi)存儲單元中的哪一類(lèi)，如果是第二類(lèi)即DSU 內部寄存器，那么將繼續進(jìn)行第二級地址譯碼，譯碼的結果將決定當前調試主機將訪(fǎng)問(wèn)哪一個(gè)功能寄存器; 如果是第一類(lèi)存儲部件，由于它們容量較大，并需要其128 b 的位寬能與總線(xiàn)位寬相兼容，所以需要在這些循環(huán)存儲體內設計一個(gè)獨立的譯碼器，能夠對AHB 索引寄存器或一級譯碼送出的地址再譯碼;對于第三類(lèi)存儲部件，由于此類(lèi)存儲部件位于DSU 外部，所以除了需要DSU 內部的第一、二級譯碼外，在處理器內部仍然需要更深層次的輔助譯碼，因此在實(shí)際工作中，訪(fǎng)問(wèn)此類(lèi)存儲單元所需的時(shí)鐘周期要多于其他幾類(lèi)存儲單元。在圖4 中，左邊5 個(gè)寄存器將共同決定AHB T race Buf fer 的工作情況，斷點(diǎn)判別邏輯根據控制、斷點(diǎn)和屏蔽寄存器的內容共同決定AHB TraceBuf fer 記錄值來(lái)源于總線(xiàn)還是調試主機; 時(shí)間索引寄存器值將隨時(shí)鐘周期自增加，同時(shí)也作為記錄內容的一部分方便以后查詢(xún); 而索引寄存器也將隨時(shí)鐘周期自增,為正常通信數據提供地址，而在調試模式下，將由一級譯碼器直接提供訪(fǎng)問(wèn)地址; 右邊3 個(gè)寄存器將共同控制微處理器的工作狀態(tài)，在DSU 外部使能信號下處理器進(jìn)入調試模式后，處理器將程序指針入棧保護，同時(shí)輸出信號指示當前調試狀態(tài)并將定時(shí)器凍結。當DSU 控制寄存器中的BN 位被清零時(shí)，則處理器定時(shí)器解凍,程序指針恢復，退出調試狀態(tài)。

　　1. 4 調試通信鏈路

　　在圖1 中就已經(jīng)提到在本系統設計中需要一個(gè)調試接口，該接口將連接調試主機與AHB 總線(xiàn)，它包含一個(gè)連接在A(yíng)HB 總線(xiàn)上的專(zhuān)用UART。該系統為此設計了一個(gè)簡(jiǎn)單的通信協(xié)議，它支持數據在串口和AHB 接口之間的格式轉換。通過(guò)這個(gè)通信鏈路,一個(gè)讀或寫(xiě)傳輸可以在任意的AHB 地址上產(chǎn)生，其結構如圖5 所示。

　　圖5 調試通信鏈路

　　該系統設計的UART 包含一個(gè)波特率發(fā)生器,它利用一個(gè)18 位寬的自減計數器產(chǎn)生所需的波特率,在時(shí)鐘的驅動(dòng)下，每當計數器下溢，則產(chǎn)生一個(gè)脈沖信號，同時(shí)將一個(gè)重載寄存器的預定值重新載入計數器,最終產(chǎn)生的UART 脈沖頻率將是所需波特率的8 倍。

　　調試機的串口支持的數據幀結構為10 位，包括1 位起始位、8 位數據位和1 位停止位( 高電平) 。當進(jìn)行的是讀傳輸時(shí)，除了將讀地址按照規定的幀格式進(jìn)行拆分外，在開(kāi)始階段需另加1 個(gè)控制幀，其中包含指明當前傳輸的類(lèi)型以及連續傳輸的塊數; 若進(jìn)行的是寫(xiě)傳輸，那么在地址發(fā)送完后，還需要按照幀結構發(fā)送調試數據。每次進(jìn)行連續傳輸時(shí)，只需要發(fā)出1 個(gè)首地址,以后地址將按照控制幀中指定的塊數按字自增。

　　通過(guò)本接口，調試機的串行數據將能被此接口封裝成符合AHB 總線(xiàn)協(xié)議的傳輸格式，同樣在讀傳輸時(shí),調試輸出數據也能被此接口分解為單bit 數據返回到調試串口。

　　2 結 語(yǔ)

　　本文所提出的一種硬件調試單元完全自主實(shí)現，且順利通過(guò)Modelsim 的功能仿真，所以它不但能夠有效的完成對片上處理器的診斷與調試，而且其擁有的跟蹤技術(shù)也能對程序的運轉以及片內的通信狀況進(jìn)行實(shí)時(shí)監控，同時(shí)專(zhuān)用的硬件協(xié)議轉換模塊在片內就實(shí)現了遠程調試連接，能夠方便的與調試機進(jìn)行通信。