基于SOPC的車(chē)輛息線(xiàn)控制器設計方案
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接收器實(shí)現的關(guān)鍵是有效數據幀的識別，實(shí)現思路類(lèi)似于發(fā)送器，根據編碼校驗可以實(shí)現。另一個(gè)問(wèn)題是與總線(xiàn)的接口方式，本設計采用了8位并行數據寬度輸出，加序號標識的方法可以接收任意給定長(cháng)度的有效數據。接收器的狀態(tài)機如圖6所示。
2.4 Avalon總線(xiàn)接口
采用Altera公司開(kāi)發(fā)的Avalon交互式片上系統總線(xiàn)作為本總線(xiàn)訪(fǎng)問(wèn)IP核的內聯(lián)總線(xiàn)，連接IP核內各個(gè)模塊。如圖7所示，總線(xiàn)訪(fǎng)問(wèn)IP核結構包括：編碼器模塊、解碼器模塊、宿端口刷新時(shí)間監控模塊、一類(lèi)設備邏輯控制模塊?？偩€(xiàn)訪(fǎng)問(wèn)IP核內共有4個(gè)Avalon從端口，其中NiosII主控制器上設置了一個(gè)Avalon總線(xiàn)主端口，其他各個(gè)模塊上面均設置了Avalon總線(xiàn)從端口，由主控制器控制總線(xiàn)上的數據流傳輸實(shí)現各個(gè)模塊的協(xié)同工作，其邏輯框圖如圖7所示。
3.1 總線(xiàn)訪(fǎng)問(wèn)IP核與NiosII的系統集成
利用QuartersII的SOPC Builder工具，集成了1個(gè)32位NiosII軟核處理器、4 KB的片內RAM、MVB總線(xiàn)訪(fǎng)問(wèn)IP核(包括編碼器和解碼器)以及LCD控制模塊，在A(yíng)ltera的CycloneII FPGA上構成了一個(gè)能實(shí)現MVB一類(lèi)網(wǎng)絡(luò )節點(diǎn)功能的片上系統，如圖8所示。圖9為SOPCBuilder中各個(gè)功能模塊的凋用情況。
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