基于FPGA的可重構智能儀器設計

引言

　　傳統測試系統由于專(zhuān)用性強、相互不兼容、擴展性差、缺乏通用化、模塊化，不能共享 軟硬件組成，不僅使開(kāi)發(fā)效率低下，而且使得開(kāi)發(fā)一套復雜測試系統的價(jià)格高昂[1]。 目前，傳統的分析儀表正在更新?lián)Q代，向數字化，智能化方向邁進(jìn)[2]。改變以往由儀器 生產(chǎn)廠(chǎng)家定義儀器功能、用戶(hù)只能使用的局面，使用戶(hù)可自定義儀器、根據不同測試需求對 儀器進(jìn)行重構，已經(jīng)成為現代測試技術(shù)發(fā)展的一個(gè)重要方面。由于其能夠大大減少測試設備 的維修成本、提高資源利用率，可重構儀器技術(shù)已引起高度重視。

　　1 可重構技術(shù)

　　目前對可重構性還沒(méi)有形成公認的定義?？芍貥嬓砸话闶侵冈谝粋€(gè)系統中，其硬件模塊 或（和）軟件模塊均能根據變化的數據流或控制流對結構和算法進(jìn)行重新配置（或重新設置）。

　　在可重構系統（Reconfigurable System）中，硬件信息（可編程器件的配置信息）也可 以像軟件程序一樣被動(dòng)態(tài)調用或修改。這樣既保留了硬件計算的性能，又兼具軟件的靈活性。 尤其是大規?？删幊唐骷?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/FPGA">FPGA 的出現，實(shí)時(shí)電路重構思想逐漸引起了學(xué)術(shù)界的關(guān)注[3]?？?重構的實(shí)現技術(shù)又很多種方式，包括DSP 重構技術(shù)、FPGA 重構、DSP+FPGA 重構、可重 組算法邏輯體系結構、可進(jìn)化硬件（EHW）、本地重構/Internet 遠程重構、SOPC/SOC 重構。

　　可重構技術(shù)具有以下優(yōu)點(diǎn)：

　　1）可重構技術(shù)能夠高效地實(shí)現特定功能?？芍貥嬤壿嬈骷隙际怯策B線(xiàn)邏輯，它通過(guò) 改變器件的配置來(lái)改變功能。2）可重構技術(shù)能夠動(dòng)態(tài)改變器件配置，靈活滿(mǎn)足多種功能的 需求。3）可重構技術(shù)適合惡劣工作環(huán)境下的應用。利用可重構邏輯器件的一個(gè)優(yōu)勢是不需 要微處理器必需的散熱系統，大大減少了電子產(chǎn)品占據的空間。4）可重構技術(shù)具有強大的 技術(shù)支持來(lái)加速產(chǎn)品開(kāi)發(fā)。5）可重構技術(shù)的使用能夠大大降低系統成本。另外，對于不會(huì ) 同時(shí)被使用的功能，可考慮利用動(dòng)態(tài)重構技術(shù)在不同的需求時(shí)段里分別實(shí)現，做到“一片多 用”，節省了資源、空間和成本。

　　2 可重構智能儀器硬件設計

　　2.1 可重構儀器硬件結構

　　可重構智能儀器技術(shù)將先進(jìn)的微電子技術(shù)、半導體技術(shù)和微處理器技術(shù)引入儀器設計領(lǐng) 域，通過(guò)構建通用的硬件平臺，最終由用戶(hù)通過(guò)選擇不同的軟件來(lái)實(shí)現不同的儀器功能，因 此軟硬件在可重構儀器設計技術(shù)中同樣關(guān)鍵。

　　可重構智能儀器硬件結構由 Nois II 處理器系統（包括可重構FPGA 芯片、FPGA 片外 系統）和計算機組成，其硬件結構框圖如圖1 所示。

　　可重構 FPGA 選用Altera 公司Cyclone II 系列中的EP2C35F672C6 芯片，片外系統主要 包括SDRAM 存儲器、Flash 存儲器、模數轉換芯片、數模轉換芯片、EPC16 增強型配置芯 片、MAX232 芯片等組成。片外系統實(shí)現數據的采集、預處理、存儲和輸出等功能。

　　2.2 控制核

　　在基于 FPGA 的可重構智能儀器中，EP2C35F672C6 是整個(gè)系統的核心，為了實(shí)現FPGA 與其他芯片、器件的正確通信、數據交換，需要在FPGA 上配置Nios II 軟核處理器以及其 他控制器核。

　?。ㄒ唬㎞ios II 嵌入式處理器的設置。首先在Quartus II 下建立一個(gè)Project，在SOPC Builder 中選擇組件列表中的Nios II Processor-Altera Corporation，考慮到芯片的性能以及資 源利用率，選擇Nios II/s（標準型）CPU，在Cache Tightly Coupled Memories 標簽下設置 Instruction Cache 為4KB。在JTAG Debug Module 標簽下選擇Level 3，可設置2 個(gè)硬斷點(diǎn)、 2 個(gè)數據觸發(fā)、指令跟蹤和片上系統。整個(gè)Debug 模塊將占用2400～2700 個(gè)LE，4 個(gè)M4K。

　?。ǘ┨砑覵DRAM 控制器內核。在SOPC Builder 組件選擇欄中選擇Avalon Components→Memory→SDRAM Controller，加入SDRAM 控制器核，。在Data Width（數據 總線(xiàn)寬度）下拉列表框中選擇16Bits，其余設置不變，因為都滿(mǎn)足SDRAM 芯片IS42S16400 的參數要求。Timing 選項卡的參數也滿(mǎn)足芯片要求，不必修改。

　?。ㄈ┨砑?FLASH 控制器。在對硬件系統進(jìn)行編程控制時(shí)，Flash 用于存儲應用程序。 在SOPC Builder 的組件選擇欄中選擇Avalon Components→Bridge→Avalon Tri-State Bridge， 加入Avalon 三態(tài)總線(xiàn)橋； 在SOPC Builder 的組件選擇欄中選擇AvalonComponents→Memery→Flash Memery（Common Flash Interface），添加CFI 控制器。

　?。?四） 定時(shí)器設置。在SOPC Builder 組件選擇欄中選擇Avalon Components→Other→Interval timer，加入定時(shí)器核。定時(shí)器的硬件配置選項會(huì )影響定時(shí)器的 硬件結構，SOPC 提供了簡(jiǎn)單周期中斷配置、完全功能配置和看門(mén)狗配置三種硬件配置。

　?。ㄎ澹┨砑?SPI 核。采用的A/D 轉換芯片和D/A 轉換芯片都是基于SPI 總線(xiàn)進(jìn)行數據 傳輸的，要實(shí)現Nios II 系統對轉換芯片的控制必須添加SPI 核。在SOPC Builder 組件選擇 欄中選擇Avalon Components→Communication→SPI（3 Wire Serial），配置SPI 核。由于用到 的模數轉換芯片AD7810 和數模轉換芯片AD5611 對于Nios II 系統來(lái)說(shuō)都是從SPI 器件， 所以在FPGA 中添加兩個(gè)主SPI 核分別控制A/D 和D/A 轉換芯片。