基于高速串行接口的高效時(shí)鐘解決方案設計

數字系統的設計師們面臨著(zhù)許多新的挑戰，例如使用采用了串行器/解串器（SERDES）技術(shù)的高速串行接口來(lái)取代傳統的并行總線(xiàn)架構。基于SERDES的設計增加了帶寬，減少了信號數量，同時(shí)帶來(lái)了諸如減少布線(xiàn)沖突、降低開(kāi)關(guān)噪聲、更低的功耗和封裝成本等許多好處。而SERDES技術(shù)的主要缺點(diǎn)是需要非常精確、超低抖動(dòng)的元件來(lái)提供用于控制高數據速率串行信號所需的參考時(shí)鐘。即使嚴格控制元件布局，使用長(cháng)度短的信號并遵循信號走線(xiàn)限制，這些接口的抖動(dòng)余地仍然是非常小的。

固定頻率振蕩器可用于很多通用的SERDES標準；但是，這些解決方案價(jià)格昂貴。此外，這種做法缺乏靈活性，并且使調試、測試和生產(chǎn)變得困難。

另一種解決方案是使用可編程時(shí)鐘器件，如萊迪思的ispClock系列，以及一個(gè)低成本的CMOS振蕩器。ispClock器件具有超低抖動(dòng)特性，同時(shí)保留了用戶(hù)可編程器件所提供的靈活性，從而滿(mǎn)足SERDES時(shí)鐘的一系列要求。本文將解釋如何更有效地使用可編程時(shí)鐘器件，實(shí)現各種基于SERDES接口的參考時(shí)鐘子系統。下面將詳細研究一個(gè)XAUI的應用示例。

SERDES參考時(shí)鐘源的設計挑戰

無(wú)論是在一個(gè)FPGA、SoC還是ASSP中，為任何基于SERDES的協(xié)議選擇一個(gè)參考時(shí)鐘源都是非常具有挑戰性的。器件成本、通過(guò)耦合高速信號使得噪聲最小化、超低抖動(dòng)要求、由于信號長(cháng)度匹配的要求而對走線(xiàn)的限制、考慮周全的電源供電設計（包括噪聲的考慮、元件布局上的限制、信號布線(xiàn)的要求和電源去耦）以及測試/生產(chǎn)要求，這些都必須考慮到并對各個(gè)因素的利弊進(jìn)行權衡分析。

傳統驅動(dòng)SERDES參考時(shí)鐘的方法是使用一個(gè)真正的差分輸出振蕩器，特別選擇固定適合的頻率，來(lái)實(shí)現低抖動(dòng)和較小的相位噪聲。該解決方案非常昂貴而且不夠靈活，無(wú)法在以后的設計中再次使用。固定的解決方案，就其本質(zhì)而言也限制了靈活性，為一種接口而設計的時(shí)鐘系統不能方便地在另一個(gè)新的設計中使用。相反，新的設計必須從頭開(kāi)始，還可能需要使用不同的器件、不同的架構或改變電路板原來(lái)的布局布線(xiàn)和走線(xiàn)規范。備貨、測試和生產(chǎn)也會(huì )更加復雜：固定頻率器件需要預備多個(gè)器件以符合不同標準，從而增加了生產(chǎn)費用。如果器件不能更改時(shí)鐘頻率或不能覆蓋整個(gè)時(shí)鐘輸出范圍，那么子系統的測試和調試會(huì )更加困難。

固定頻率、低抖動(dòng)差分振蕩器采用的工藝通常不包括產(chǎn)生輸出頻率的內部PLL電路，因而這些器件在頻域分析中會(huì )有噪聲邊帶和多重模式分布。同時(shí)尋找理想的終端和差分I/O邏輯標準并保持穩定的電源供電也同樣存在挑戰。根據參數規格、數量、包裝和溫度范圍，這些振蕩器成本在12美元至50美元。

像萊迪思半導體公司的ispCLOCK 5406D這樣一種新興的可編程邏輯器件，提供了靈活、超低抖動(dòng)和低成本的解決方案來(lái)驅動(dòng)SERDES參考時(shí)鐘。這些器件和低成本的CMOS振蕩器能夠滿(mǎn)足FPGA、SoC和ASSP的SERDES參考時(shí)鐘所需的嚴格超低抖動(dòng)要求。此外，這種增強型的應用實(shí)現保持了器件低成本的同時(shí)還簡(jiǎn)化了設計、測試和生產(chǎn)。由于這些器件是可編程的，因而可以?xún)H通過(guò)對時(shí)鐘進(jìn)行不同功能的編程來(lái)實(shí)現設計重用。例如：輸出可以改為不同的標準——可能是從LVDS變?yōu)長(cháng)VPECL——使用不同接口代替昂貴的晶振?；趇spClock的設計可以在多個(gè)未來(lái)的設計中使用，以縮短產(chǎn)品上市時(shí)間、降低庫存并簡(jiǎn)化生產(chǎn)制造。甚至可以實(shí)現現場(chǎng)的功能更改，實(shí)現便捷的更改、升級并提高服務(wù)質(zhì)量。由于這些時(shí)鐘器件有多個(gè)帶有單獨相位偏移和時(shí)間偏移的輸出，因而可以“覆蓋”很廣的測試范圍，能更好地確定元件的容限值，實(shí)現更穩定的系統。

一個(gè)采用低成本的振蕩器和一個(gè)ispClock5400D器件的系統示例如下面圖1所示。振蕩器通過(guò)使用一些電容和鐵氧體磁環(huán)來(lái)實(shí)現去耦并隔離電源噪聲。單端振蕩器輸出與分壓器一起為時(shí)鐘器件上的參考輸入提供一個(gè)差分信號。將參考信號布線(xiàn)盡可能的靠近，可以盡可能地減少共模噪聲，提高信號的完整性。

圖1：低成本振蕩器和ispClock5400D超低抖動(dòng)參考時(shí)鐘。

使用ispClock5406D實(shí)現XAUI參考時(shí)鐘源

通常我們能在XAUI設計中找到SERDES應用。XAUI SERDES的工作頻率為3.125GHz，并有0.35 UI（單位間隔）的嚴格的抖動(dòng)要求，一個(gè)單位間隔為一個(gè)完整的波形周期。（3.125 GHz的周期是1/3.125GHz或320ps。那么320ps的0.35 UI就是120ps）。一種常見(jiàn)的建立片上3.125GHz SERDES時(shí)鐘的方法是利用一個(gè)精確的輸入參考時(shí)鐘，時(shí)鐘頻率為1/10的SERDES速率或312.5MHz。該參考時(shí)鐘必須足夠精確，以保證SERDES設計能滿(mǎn)足XAUI規范的嚴格抖動(dòng)要求。

isp5406D可通過(guò)基于GUI的設計軟件（萊迪思的PAC - Designer 5.2）輕松配置。配置ispClock5406D的GUI如圖2所示?？赏ㄟ^(guò)該器件的框圖定義不同的配置選項。用戶(hù)只需簡(jiǎn)單地雙擊框圖中的功能，然后會(huì )打開(kāi)一個(gè)對話(huà)框，顯示該功能的各種可編程選擇。例如，在右上角的對話(huà)框中，用戶(hù)可以輸入參考時(shí)鐘頻率和反饋信號源。

圖2：PAC-Designer 5.2中顯示的萊迪思ispClock5406D框圖。