基于高速串行接口的高效時(shí)鐘解決方案設計
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本文引用地址：http://dyxdggzs.com/article/149723.htm如圖2所示，環(huán)路濾波器和VCO塊的參考時(shí)鐘輸入源可以從REFA或REFB差分輸入中選擇。V分頻器塊使用環(huán)路濾波器和VCO塊的輸出來(lái)產(chǎn)生由PLL的幾分頻（2、4、8和16分頻）決定的四種頻率。來(lái)自輸出V分頻器塊或用于外部反饋的FBK輸入的反饋信號，提供了可與VCO“匹配”的參考時(shí)鐘。如果選擇輸出V 分頻器塊較小的分頻數的信號來(lái)匹配輸入參考時(shí)鐘，其反饋信號將是選擇較大分頻數信號的幾倍，這就產(chǎn)生了有效的頻率是輸入參考時(shí)鐘源幾倍的參考時(shí)鐘源。在本示例中，將78.125MHz的輸入參考時(shí)鐘源加到REFA并將V 分頻器塊的8分頻輸出作為反饋，則其8分頻的輸出為78.125MHz，4分頻的輸出為156.25MHz，2分頻的輸出為312.5MHz。
V分頻器的輸出頻率可用于布線(xiàn)矩陣陣列，也可以分配給任意的isp5406D輸出。每個(gè)輸出都可以進(jìn)行獨立的相位和時(shí)間偏移設置，可以針對走線(xiàn)延遲來(lái)調整輸出或其它細節方面的時(shí)序考慮。最后，輸出類(lèi)型可以從M-LVDS、LVDS、LVPECL、HCSL x6、HSTL/eHSTL、SSTL 1.5V/SSTL 1.8V或SSTL 2.5V中任意選擇。在示例設計中312.5MHz和156.25MHz信號可通過(guò)BANK_0至BANK_3的輸出獲得，使用LVDS和LVPECL標準。還可以選擇REFB作為Bank 4和Bank 5的輸出。這可以通過(guò)一些簡(jiǎn)單的時(shí)序調整來(lái)實(shí)現一個(gè)獨立的時(shí)鐘信號。
XAUI測試系統結果
測試系統使用了ispClock 5406D評估板和LatticeECP3 FPGA開(kāi)發(fā)板。測試建立的框圖如圖3所示，該設計中的開(kāi)發(fā)板照片上標識了左側是ispClock5406D板，右側是ECP3 FPGA板。（請注意，兩個(gè)板之間使用SMA電纜傳輸時(shí)鐘信號。這是一個(gè)比集成的時(shí)鐘解決方案更具挑戰性的信號環(huán)境。）
Epson CMOS振蕩器的工作頻率為78.125MHz，用作ispClock 5406D的參考時(shí)鐘。ispClock 5406D通過(guò)編程以4倍的參考頻率即312.5MHz，用作使用LatticeECP3 FPGA實(shí)現的XAUI設計的時(shí)鐘源。使用片上ECP3的CDR/PLL塊，實(shí)現了超低抖動(dòng)、頻率為312.5MHz 10倍的參考時(shí)鐘。3.125GHz時(shí)鐘分配給高速的XAUI 功能部分：SERDES的接收器（RX）和發(fā)送器（TX）塊以及8b10b解碼和編碼塊。
圖3：使用ispClock 5406D的XAUI系統。
在抖動(dòng)測試時(shí)，XAUI狀態(tài)機通過(guò)編程輸出標準的PRBS7測試圖形。這從TX塊和DOUT+/-信號上顯示出來(lái)，標識于圖3中LatticeECP3 FPGA塊的底部位置。這些輸出連接到Agilent DSO-81304B的輸入，以獲取詳細的抖動(dòng)數據。圖4以圖形形式顯示了0℃下的重要測量結果。在-55℃和+85℃下也進(jìn)行了類(lèi)似的測量。圖4底部的表格顯示了測試過(guò)程中的關(guān)鍵抖動(dòng)測量結果?？偠秳?dòng)測量值需滿(mǎn)足120ps（0.35UI）的XAUI標準，即時(shí)在最差的情況下，當超過(guò)-55℃至+85℃溫度時(shí)，也必須滿(mǎn)足105.65ps和0.33UI。同樣，這些符合標準的結果是在使用兩塊獨立的開(kāi)發(fā)板的情況下取得的。使用一塊板的話(huà)應該產(chǎn)生更低的抖動(dòng)結果。
圖4：抖動(dòng)測試結果。
表1
ispClock 5406D的配置存儲在片上非易失性存儲器中，可通過(guò)JTAG接口進(jìn)行再編程。器件上的許多功能還可以通過(guò)I2C接口進(jìn)行“即時(shí)”修改。基于ispClock 5406D的系統的可編程特性支持許多附加功能，包括：TH和TCO時(shí)序裕度測量，有助于設計穩定性的測試；使用發(fā)送和接收通道間獨立的偏移時(shí)鐘的裕度測試，提高了可制造性；在數據有效窗口的中心進(jìn)行準確的時(shí)鐘對齊，增強了系統的可靠性。
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