對FPGA設計進(jìn)行編程并不困難

硬件設計者已經(jīng)開(kāi)始在高性能DSP的設計中采用FPGA技術(shù)，因為它可以提供比基于PC或者單片機的解決方法快上10-100倍的運算量。以前，對硬件設計不熟悉的軟件開(kāi)發(fā)者們很難發(fā)揮出FPGA的優(yōu)勢，而如今基于C語(yǔ)言的方法可以讓軟件開(kāi)發(fā)者毫不費力的將FPGA的優(yōu)勢發(fā)揮得淋漓盡致。這些基于C語(yǔ)言的開(kāi)發(fā)工具可以比基于HDL語(yǔ)言的硬件設計更節省設計時(shí)間，同時(shí)不需要太多的硬件知識。 由于具有這些優(yōu)勢，FPGA技術(shù)不僅可使這些器件作為I/O器件的前端，FPGA還可實(shí)現大量的高帶寬和運算密集型應用的實(shí)時(shí)處理。此外，FPGA還可很緊密地與板上存儲器結合，并在一塊電路板上集成多個(gè)器件。更好的是，FPGA電路板可通過(guò)新興的串口通訊標準進(jìn)行通訊，如Rapid I/O或者PCIX。這些最新技術(shù)可讓基于FPGA的系統比現有的多CPU和DSP系統的性?xún)r(jià)比高出一個(gè)數量級。 因此，在用CPU和DSP解決高帶寬和算法密集問(wèn)題的場(chǎng)合中，例如醫療成像、工業(yè)應用以及軍用聲納和雷達等，經(jīng)常使用FPGA。設計者利用這些新型的基于C語(yǔ)言的開(kāi)發(fā)工具來(lái)開(kāi)發(fā)DSP(在一塊PCI板上安裝單塊或多塊FPGA處理器)，就可以實(shí)現前面提到的改進(jìn)性能以及更短的面世時(shí)間。 這篇文章向設計者展示了如何利用C語(yǔ)言工具在基于FPGA的系統中實(shí)現信號處理，并一步一步向開(kāi)發(fā)者說(shuō)明在多FPGA系統中實(shí)現算法密集型信號處理程序的過(guò)程。利用C語(yǔ)言對FPGA計算解決方案進(jìn)行編程，能將把程序的執行時(shí)間從12分鐘減少到僅為2秒。

1 通過(guò)C語(yǔ)言與硬件進(jìn)行接口

假設您在設計一個(gè)算法密集的信號處理程序，例如分析上千公里長(cháng)公路的裂縫。這種應用需要用到正/逆向霍夫變換的算法，該算法還可對航拍圖片中的河流和街道以及半導體表面的瑕疵進(jìn)行定位。 如果你正使用基于奔騰4和Windows XP的PC、帶有多個(gè)FPGA的PCI板(例如Tsunami板)、C語(yǔ)言開(kāi)發(fā)環(huán)境和Handel-C(Celoxica開(kāi)發(fā)環(huán)境)來(lái)進(jìn)行設計，并假設你對HDL硬件語(yǔ)言所知甚少，卻熟悉基于FPGA設計的一些基礎知識。設計過(guò)程要從C語(yǔ)言代碼的編寫(xiě)開(kāi)始，然后將代碼轉化成Handel-C，并在PC上進(jìn)行仿真，最終在多FPGA處理器上運行測試。

一開(kāi)始，先要決定C語(yǔ)言代碼對哪些算法進(jìn)行加速。一個(gè)好的剖析工具，例如Intel的VTune Performance Analyzer，可以幫你發(fā)現消耗過(guò)多時(shí)鐘周期的代碼段。 在上述的信號處理應用中，完全由CPU完成算法要花費12分鐘的時(shí)間，經(jīng)過(guò)剖析發(fā)現時(shí)間幾乎是消耗在各種嵌套的循環(huán)中，這清楚地顯示了哪些代碼是由FPGA加速器加速的。經(jīng)過(guò)加速過(guò)的代碼需要經(jīng)過(guò)PC上的PCI總線(xiàn)輸入和輸出。由此可知I/O數據的速度在PCI總線(xiàn)的速度范圍之內DD從70到200Mbps。 接下來(lái)的挑戰是創(chuàng )建FPGA設計以加速代碼的功能。由于FPGA可以同時(shí)執行上千條指令，訪(fǎng)問(wèn)上百個(gè)內存塊，所以“管道”和“并行處理”技術(shù)都可被用來(lái)加速功能。利用管道技術(shù)，指令路徑是有順序的，即當一些算法正在一部分數據“管道”中被執行時(shí)，另一些算法將在同一“管道”的后面部分被執行，這個(gè)過(guò)程與自動(dòng)生產(chǎn)線(xiàn)很相似。具有長(cháng)時(shí)鐘的程序可以通過(guò)并行處理來(lái)顯著(zhù)降低運行時(shí)間(圖2)。

最后，你還必須分析各個(gè)算法，將其按步分解成由數學(xué)運算(加、減、乘、除、積分)、延遲、保存到內存和查表等操作。無(wú)論多復雜的算法都可以分解成這些最基本的操作，而且這些操作在相互無(wú)關(guān)聯(lián)的情況下可以并行處理。 我們的示例應用可以這樣被加速：9個(gè)處理周期被充分地進(jìn)行管道處理，在初始延遲后的每個(gè)時(shí)鐘都輸出一個(gè)結果，然后這些周期被嵌入到X、Y和Θ的三維循環(huán)中，因此總的周期數為9+(9*X*Y*Θ)，即在每個(gè)處理塊中只包括9個(gè)這樣的周期：延遲＋(9個(gè)周期*64個(gè)像素*64個(gè)像素*64位深度)。

盡管FPGA中可以實(shí)現浮點(diǎn)運算單元，但它們能迅速消耗FPGA的資源，所以如果可以，最好謹慎使用。主要依靠浮點(diǎn)運算的算法最好轉換成定點(diǎn)運算，這樣你既可利用用“模塊浮點(diǎn)”方法，又可通過(guò)定點(diǎn)的方法設計整個(gè)系統。然后，通過(guò)對比實(shí)際輸出與原始的全浮點(diǎn)運算的軟件實(shí)現來(lái)確定轉換精度。在霍爾算法的例子中，14b+7b的定點(diǎn)分辨率與全浮點(diǎn)的結果完全相同。

2 確定資源

在接下來(lái)的設計中，需要對每個(gè)處理部分的時(shí)鐘周期計數。通常，每個(gè)時(shí)鐘周期可以完成二到三個(gè)運算，然后確定所需的FPGA資源以適應代碼?？梢栽诙鄠€(gè)FPGA中分段運行代碼來(lái)獲得更高的計算能力。這些解決方案的拓展非常容易，只要使用所需的多個(gè)FPGA(最多5個(gè))，系統將自動(dòng)檢測它們。 在該例子中，設計是基于處理塊的。這些塊按順序被發(fā)送給每個(gè)FPGA，或者從每個(gè)FPGA收集起來(lái)(其邏輯是代碼的一部分)。一個(gè)FPGA的加速比例可以達到37:1，而10個(gè)FPGA(每?jì)蓚€(gè)電路板上有5個(gè))可以達到370:1。 對設計進(jìn)行編碼相對簡(jiǎn)單，因為設計主要由C語(yǔ)言完成，除了一些需要特殊Handel-C指令的新功能。這些新指令包括：增強位操作、并行處理、宏操作和公式、任意寬度的變量、FPGA存儲器接口、RAM和ROM類(lèi)型、信號(代表硬件中的信號線(xiàn))以及通道(在代碼并行分支或時(shí)鐘域之間通信)。工具條中的“代碼轉換”可以完成C和Handel-C的樣本轉換。

3 對環(huán)境的仿真

再下一步是建立仿真環(huán)境，并在其中測試和優(yōu)化硬件代碼。仿真環(huán)境提供了完整的bit-true/cycle-true仿真，并對FPGA的實(shí)現進(jìn)行可靠的模擬。利用設計輸出與C軟件仿真輸出的比較來(lái)測試精度，同樣也可得到FPGA處理器上真實(shí)運行速度的報告。通常，進(jìn)行結構塊仿真有助于找到設計中的問(wèn)題，因為這些塊在重組后可以確定總體的運行效果?？稍诜抡孢^(guò)程中做進(jìn)一步的調整，如利用流水線(xiàn)在每個(gè)時(shí)鐘周期內進(jìn)行單輸入單輸出的測試，或將處理過(guò)程細分到更多的并行數據流中直到FPGA的資源利用率達到100%。此外，在硬件編譯時(shí)也能發(fā)現算法的最慢點(diǎn)并對其優(yōu)化，在FPGA甚至板子之間分割算法還可以獲得額外的速度。 利用軟件，進(jìn)一步調整可獲得更好的性能。然而，精確調整帶來(lái)的性能增益卻會(huì )下降。通過(guò)簡(jiǎn)單的增加FPGA非常具有成本效益。并不需要使設計完美化，因為基于這些結果的設計可以在任何時(shí)候進(jìn)行快速的仿真和優(yōu)化。一旦仿真完成，就可以將設計編譯到硬件里并激活數據流管理(DSM)，以便將數據流送到FPGA處理器板而不是仿真器中。