FPGA的高速多通道數據采集控制器IP核設計

隨著(zhù)可編程邏輯器件的不斷進(jìn)步和發(fā)展，FPGA在嵌入式系統中發(fā)揮著(zhù)越來(lái)越重要的作用。本文介紹的在電能質(zhì)量監測系統中信號采集模塊控制器的 IP核，是采用硬件描述語(yǔ)言來(lái)實(shí)現的。首先它是以ADS8364芯片為控制對象，結合實(shí)際電路，將6通道同步采樣的16位數據存儲到FIFO控制器。當FIFO 控制器存儲一個(gè)周期的數據后，產(chǎn)生一個(gè)中斷信號，由PowerPC對其進(jìn)行高速讀取。這樣能夠減輕CPU的負擔，不需要頻繁地對6通道的采樣數據進(jìn)行讀取，節省了CPU運算資源。

　　1 ADS8364芯片的原理與具體應用

　　A／D轉換芯片ADS8364是TI公司推出的專(zhuān)為高速同步數據采集系統設計的高速度、低功耗、6通道 （三相電壓、三相電流）同步采樣的16位A／D轉換芯片。采用模擬和數字分別供電，在模擬輸入端，有模擬參考電壓輸入、輸出引腳和信號六通道正反相輸入引腳；在數字端，主要包括控制ADS8364的讀／寫(xiě)、復位、片選引腳和轉換結果輸出總線(xiàn)。

　　ADS8364芯片的轉換過(guò)程為：當ADS8364的HOLDX保持至少20 ns的低電平時(shí)，轉換開(kāi)始。當轉換結果被存入輸出寄存器后，引腳EOC的輸出將保持半個(gè)時(shí)鐘周期的低電平，以提示數據分析處理器進(jìn)行轉換結果的接收，處理器通過(guò)置RD和CS為低電平可使數據通過(guò)并行輸出總線(xiàn)讀出。在轉換數據的接收過(guò)程中，ADS8364芯片各引腳工作的時(shí)序達到協(xié)調一致，才能保證監測設備良好工作，具體時(shí)序安排如圖1所示。

　　ADS8364芯片的數據輸出方式分別由BYTE、ADD與地址線(xiàn)A2、A1、A0組合控制，轉換結果的讀取方式由電能質(zhì)量監測系統中采用的數據分析處理器決定，一般可取直接讀取、循環(huán)讀取和FIFO方式的任何一種。根據BYTE為0或者為1可確定每次讀取時(shí)得到的數據位數，根據ADD為0或者為1可確定第一次讀取的是通道地址信息還是通道A／D轉換結果。在實(shí)際應用中，我們結合了ADS8364模數轉換器中的6個(gè)16位ADC可以成對同步工作的能力，3 個(gè)保持信號（HOLDA、HOLDB、HOLDC）可以同時(shí)被選通，其轉換結果將保存在6個(gè)寄存器中。對于每一個(gè)讀操作，ADS8364均輸出16位數據，最高位為符號位。根據圖2所示的ADS8364循環(huán)讀取方式工作時(shí)序，需設置BYTE為0，A2、A1、A0分別為1、1、0。

　　2.3 A／D轉換芯片控制模塊及頂層文件的設計

　　控制器模塊的設計：

　?、俑鶕嗀DS8364的工作原理：HOLDX保持至少20ns的低電平，轉換開(kāi)始，所以控制器需根據時(shí)序要求產(chǎn)生 HOLD周期信號。

　?、谵D換結束后根據EOC的響應狀態(tài)，需要置RD和CS為低電平，使數據通過(guò)并行輸出總線(xiàn)讀出。下面是根據EOC的狀態(tài)改變RD值的 Verilog描述：

　　根據圖1的工作時(shí)序和圖2的循環(huán)讀取方式以及對數據采集頻率（12．8 kHz）的要求，對芯片相應的引腳進(jìn)行控制，并和FIFO進(jìn)行連接使采集的數據能夠按照循環(huán)方式寫(xiě)入FIFO。采用Verilog硬件描述語(yǔ)言實(shí)現上述功能，并建立頂層文件正確連接各個(gè)功能模塊。

　　頂層文件的Verilog描述如下：

　　如圖3所示，時(shí)鐘分頻部分的輸出與FIFO的數據寫(xiě)入時(shí)鐘、AD_Ctrl的時(shí)鐘和A／D轉換芯片的時(shí)鐘相連接。AD_Ctrl部分主要對ADS8364 芯片進(jìn)行控制，其中輸出RD也連接到FIFO的寫(xiě)使能端，對FIFO的數據寫(xiě)入進(jìn)行控制。FIFO的讀時(shí)鐘接到系統時(shí)鐘，讀使能由CPU控制。當FIFO 寫(xiě)入一個(gè)周期的數據后，由prog_full產(chǎn)生中斷信號，CPU響應并對FIFO進(jìn)行讀取。