基于EPIC技術(shù)的可編程密碼處理器設計
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輸入/輸出接口電路包括16個(gè)32bit輸入寄存器、16個(gè)32bit輸出寄存器、4個(gè)數據 長(cháng)度計數器、1個(gè)32bit命令寄存器等，完成指令、運算數據從32bit數據總線(xiàn)裝載到指令存 儲器和輸人寄存器以及運算結果從內部通用寄存器寫(xiě)入輸出寄存器等操作。本文引用地址：http://dyxdggzs.com/article/148928.htm
3 指令系統設計
指令系統是算法要素和密碼處理器體系結構特性的集中體現，指令系統的設計必須支 持硬件的并行執行，即開(kāi)發(fā)指令級并行性(ILP)，指令級并行性的開(kāi)發(fā)程度對發(fā)揮密碼微處理器的硬件特性，提高程序運行性能至為關(guān)鍵。ILP技術(shù)實(shí)際上是指一套完整的處理器設計和編譯技術(shù)，這些技術(shù)通過(guò)并行地執行獨立的機器操作(如存儲器讀寫(xiě)、邏輯運算、算術(shù)運算等)來(lái)加速程序的執行。ILP的大小可以采用每周期平均執行的指令數(IPC)朱衡量，或者采用整個(gè)程序的每條指令平均執行的周期數CPI(CPT=l/IPC)來(lái)衡量。在可編程密碼處理器體系結構中采用了顯式并行指令計算結構，指令級并行數達到5。
3.1 指令分類(lèi)
可編程密碼處理器體系結構中的指令分為以下幾類(lèi)：
(1)靜態(tài)配置指令。它是在密鑰生成及加/解密過(guò)程中保持不變或者改變次數很少的控制信息配置指令，算法確定后，其S盒查找表信息、有限域乘數矩陣和不可約多項式、若干個(gè)置換的控制信息等就確定了，它們不會(huì )因為操作模式不同而改變。在加/解密過(guò)程中采用將配置指令分離出來(lái)的方法，可以大大減少執行密碼運算時(shí)指令的冗余編碼，從而縮短了指令字的長(cháng)度，增加了運算指令字中包含有效操作的個(gè)數，有效地提高了加/解密速度并減少了密碼程序的代碼量。
(2)短指令。它執行除置換與128bit移位運算外的各種密碼運算和內部寄存器問(wèn)的數據傳輸操作。
(3)長(cháng)指令。它執行置換與128bit移位運算。
(4)超長(cháng)指令。它執行立即數操作和多分支判斷操作。
(5)控制指令。它執行程序跳轉、子程序調用及返回、單分支判斷等控制操作。
3.2 指令形態(tài)
在硬件上，多個(gè)功能單元的設置為多條指令的并行執行提供了支持，而哪些指令可以并行執行，哪些指令不能并行執行以及如何將多條指令組裝成一條指令的原則，即稱(chēng)為指令的拼裝規則。在此設計中有以下幾種指令形態(tài)：
(1) 靜態(tài)配置指令。
(2) 超長(cháng)指令。
(3) 短指令Ⅱ短指令Ⅱ短指令Ⅱ短指令ll控制指令。
(4) 長(cháng)指令Ⅱ控制指令。
其中短指令長(cháng)度為37bit，控制指令長(cháng)度為32bit，長(cháng)指令長(cháng)度為148bit。無(wú)論上述哪種形態(tài)，最終的指令字長(cháng)度都為192bit(包括指令拼裝標識)，如四個(gè)短指令可以與控制指令拼裝成一條指令，長(cháng)指令也可以與控制指令拼裝成一條指令，但靜態(tài)配置指令與超長(cháng)指令不能與其他指令拼裝，自身組成一個(gè)192bit的指令字。
4 性能分析
由于可編程密碼處理器體系結構支持5條指令綁定并行執行，因此其數據路徑定義為5CS(5Combining-Strands)，假設不采用綁定的數據路徑定義為NCS(No-Combining-Strands)，將這兩種情況與Alpha處理器、Cryp-toManiac密碼處理器[9]路程進(jìn)行比較，四種數據路徑下加/解密所需時(shí)鐘數如表4所示。分析比較表明可編程密碼處理器執行時(shí)鐘大量減少，尤其與通用處理器Al-pha相比，加/解時(shí)鐘數DES算法減少83%，IDEA算法減少92%，Rijndael算法減少9l%，RC6算法減少69%，Twofish算法減少78%。
為了驗證可編程密碼處理器體系結構實(shí)現數據通路和控制通路的正確性，使用Altera StraTIxlIEP2S180F1508C4器件作為FPCA目標芯片，使用AlteraQuartusII 5.0工具進(jìn)行綜合，在綜合前和綜合后使用Mentor公司的ModelSim 5.8c分別進(jìn)行功能仿真和時(shí)序仿真，結果均正確。其具體資源占用情況如表5所示。
密碼處理的靈活性和高效性一直是密碼算法使用中的制約因素，采用通用微處理器雖然能獲得較好的靈活性，但卻使一些算法的性能達不到要求;采用專(zhuān)用算法芯片，在獲得很高性能的同時(shí)喪失了靈活性。本文針對這一矛盾以EPIC結構微處理器構架為出發(fā)點(diǎn)，系統地研究了通用的并行分組密碼處理器模型、各種密碼運算單元、指令集等關(guān)鍵技術(shù)，并最終得以實(shí)現，達到了實(shí)現性能與靈活性之間的良好折衷。
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