基于C語(yǔ)言在FPGA上實(shí)現DSP的解決方案

2確定資源

在接下來(lái)的設計中，需要對每個(gè)處理部分的時(shí)鐘周期計數。通常，每個(gè)時(shí)鐘周期可以完成二到三個(gè)運算，然后確定所需的FPGA資源以適應代碼?？梢栽诙鄠€(gè)FPGA中分段運行代碼來(lái)獲得更高的計算能力。這些解決方案的拓展非常容易，只要使用所需的多個(gè)FPGA(最多5個(gè))，系統將自動(dòng)檢測它們。在該例子中，設計是基于處理塊的。這些塊按順序被發(fā)送給每個(gè)FPGA，或者從每個(gè)FPGA收集起來(lái)(其邏輯是代碼的一部分)。一個(gè)FPGA的加速比例可以達到37:1，而10個(gè)FPGA(每?jì)蓚€(gè)電路板上有5個(gè))可以達到370:1。對設計進(jìn)行編碼相對簡(jiǎn)單，因為設計主要由C語(yǔ)言完成，除了一些需要特殊Handel-C指令的新功能。這些新指令包括：增強位操作、并行處理、宏操作和公式、任意寬度的變量、FPGA存儲器接口、RAM和ROM類(lèi)型、信號(代表硬件中的信號線(xiàn))以及通道(在代碼并行分支或時(shí)鐘域之間通信)。工具條中的“代碼轉換”可以完成C和Handel-C的樣本轉換。

3對環(huán)境的仿真

再下一步是建立仿真環(huán)境，并在其中測試和優(yōu)化硬件代碼。仿真環(huán)境提供了完整的bit-true/cycle-true仿真，并對FPGA的實(shí)現進(jìn)行可靠的模擬。利用設計輸出與C軟件仿真輸出的比較來(lái)測試精度，同樣也可得到FPGA處理器上真實(shí)運行速度的報告。通常，進(jìn)行結構塊仿真有助于找到設計中的問(wèn)題，因為這些塊在重組后可以確定總體的運行效果?？稍诜抡孢^(guò)程中做進(jìn)一步的調整，如利用流水線(xiàn)在每個(gè)時(shí)鐘周期內進(jìn)行單輸入單輸出的測試，或將處理過(guò)程細分到更多的并行數據流中直到FPGA的資源利用率達到100%。此外，在硬件編譯時(shí)也能發(fā)現算法的最慢點(diǎn)并對其優(yōu)化，在FPGA甚至板子之間分割算法還可以獲得額外的速度。利用軟件，進(jìn)一步調整可獲得更好的性能。然而，精確調整帶來(lái)的性能增益卻會(huì )下降。通過(guò)簡(jiǎn)單的增加FPGA非常具有成本效益。并不需要使設計完美化，因為基于這些結果的設計可以在任何時(shí)候進(jìn)行快速的仿真和優(yōu)化。一旦仿真完成，就可以將設計編譯到硬件里并激活數據流管理(DSM)，以便將數據流送到FPGA處理器板而不是仿真器中。

訪(fǎng)問(wèn)TI網(wǎng)站，獲取最新技術(shù)信息全面了解德州儀器(TI)的處理器電源參考設計：交叉參考搜索、應用手冊、工具和軟件、方框圖參考設計、模擬eLAB。