以FPGA為基礎的多模無(wú)線(xiàn)基站

FPGA 類(lèi)高性能可編程邏輯器件，正是多模無(wú)線(xiàn)基站的最佳構建平臺之一。Xilinx率先發(fā)布和量產(chǎn)的65nm平臺FPGA，則以大量先進(jìn)技術(shù)和全新的設計有效增加了系統產(chǎn)品的生命周期并滿(mǎn)足了3G、LTE、IMT-Advanced等移動(dòng)通信標準和高性能處理設備對更多功能、性能、功耗和綜合成本的苛刻要求。

更大容量、更高性能

盡管DSP的工作時(shí)鐘頻率已經(jīng)提升到GHz量級，但還是無(wú)法滿(mǎn)足高端應用系統對實(shí)時(shí)性的要求。換句話(huà)說(shuō)，算法復雜度與傳統DSP的性能之間一直存在著(zhù)落差。而且，隨著(zhù)3G及LTE、IMT-Advanced等未來(lái)移動(dòng)通信技術(shù)的出臺，通信系統中的MIMO、OFDM、LDPC等無(wú)線(xiàn)算法和AVS等實(shí)時(shí)視頻編譯碼算法的復雜度直線(xiàn)上升，使得這種落差呈進(jìn)一步擴大態(tài)勢。

傳統上，這一落差是由專(zhuān)用信號處理芯片(ASIC或ASSP)來(lái)進(jìn)行彌補。不過(guò)，FPGA憑借高度的靈活性和近些年來(lái)性能的提升以及功耗的改善，特別是近兩年的時(shí)間內采用65nm工藝的高性能FPGA的推出，加快了自身向這塊 DSP無(wú)法覆蓋的信號細分市場(chǎng)滲透的速度。筆者以Xilinx的Virtex 5為例進(jìn)行闡述。

Virtex-5系列所采用的6輸入 LUT ExpressFabric技術(shù)在將性能提升了2個(gè)速度級別同時(shí)使動(dòng)態(tài)功耗降低了35%，面積縮小 45%，總邏輯單元數多達 330,000個(gè)。同時(shí)，Virtex 5高達11.6 Mbit 的靈活嵌入式 Block RAM，可以以高達 550 MHz的工作速率運行。每個(gè)Block RAM模塊最高可存儲 36 Kbit 數據，可以配置成工作頻率為 550 MHz的FIFO而無(wú)需消耗邏輯資源，或配置為雙端口 RAM以增加帶寬，還可以級聯(lián)增加實(shí)現更大存儲器。

為了滿(mǎn)足設計師對多通道、高性能DSP算法加速的需要，所有 Virtex-5 系列都提供大量增強嵌入式型DSP48E slice塊，在更大的動(dòng)態(tài)范圍內實(shí)現48位全精度結果而無(wú)需消耗邏輯結構資源；DSP48E Slice 支持專(zhuān)門(mén)的布線(xiàn)所實(shí)現的加法鏈結構突破了加法樹(shù)的性能瓶頸。特別在面向信號處理的SXT 平臺上的 Slice更多達 6?0 個(gè)，可以工作在550 MHz，實(shí)現 352 GMACS 的性能。同時(shí)每個(gè) DSP48E Slice 在翻轉率為 38% 的情況下，功耗僅為 1.38 mW/100 MHz，比90nm器件降低了40%。

更高的I/O速率，支持更多I/O標準

雖然現代電子系統互連越來(lái)越趨向于串行交換式互連網(wǎng)絡(luò )，但對差分或單端并行I/O也有越來(lái)越高的性能要求。如LTE通信系統中采用的MIMO技術(shù)可能需要系統FPGA同TI公司串行LVDS輸出的 4通道14bit 125 MSPs ADC芯片互連，單差分對最高數據率可能高達1.04Gbps，對FPGA提出了很高的要求；通信系統中大量采用DDR2、DDR3、QDR2等高時(shí)鐘速率存儲器實(shí)現對高速信號和分組數據的緩存處理，也需要FPGA提供有效的互連接口。

可靠的源同步數據采集是構建高性能并行接口時(shí)所面臨的最為關(guān)鍵、困難的挑戰，需要妥善處理時(shí)鐘、數據線(xiàn)間的Skew以及信號間的噪聲和串擾。如果一款器件能實(shí)現：1.25 Gbps的差分I/O 或 800 Mbps 單端 I/O 互連；能在寬電壓、速度范圍內支持40多種高性能I/O標準協(xié)議和定制電氣標準協(xié)議；能夠確保時(shí)鐘和數據對齊時(shí)序要求，簡(jiǎn)化源同步接口設計，輕松做到高性能源同步并行或存儲器接口，則將是非常理想的。Xilinx的Virtex 5是通過(guò)利用增強型SelectIO塊、ChipSync 技術(shù)和Sparse chevron 封裝技術(shù)、接地管腳的分配方法實(shí)現上述性能指標：在確保時(shí)鐘位于數據有效窗口的中央，實(shí)現可靠的讀數據采集的同時(shí)更好的控制同步開(kāi)關(guān)輸出（SSO）噪聲。 Virtex 5 的推出為設計師實(shí)現系統互連最大帶寬提供了足夠的設計靈活性。例如使用DDR2 SDRAM實(shí)現高達384 Gbps的存儲器帶寬。

在傳統無(wú)線(xiàn)基站和嵌入式信號處理系統中，多個(gè)FPGA及信號處理器件主要通過(guò)總線(xiàn)或用戶(hù)專(zhuān)用互連結構。但總線(xiàn)結構存在性能限制，難以滿(mǎn)足高性能系統的需要；而專(zhuān)用系統則難以滿(mǎn)足互連互通的需要。因此，基于串行交換互連，以Serial RapidIO、PCI Express、GE為代表的嵌入式互連網(wǎng)絡(luò )逐步進(jìn)入無(wú)線(xiàn)基站和高性能處理系統。而處于多模基站和系統集成平臺中心位置的FPGA，需要直面高速串行互連的需求。

Virtex 5所采用的全新 RocketIO GTP 千兆位級串行收發(fā)器設計和SelectIO并行I/O技術(shù)實(shí)現了新興串行標準和現有并行標準間的靈活橋接，支持操作范圍介于100Mbps 到 3.75Gbps之間的所有常見(jiàn)串行互連接口標準協(xié)議并可在單個(gè) FPGA 中實(shí)現多個(gè)標準或定制協(xié)議（如sRIO、PCIe、FE/GE、FC、SAS、SATA等）。RocketIO GTP的可調整發(fā)送預加重和接收均衡技術(shù)，可以驅動(dòng)超出40” 的背板，在惡劣通道上實(shí)現可靠的接收。

Virtex 5采用嵌入式PCIe模塊將多種功能集成到單個(gè)65nm FPGA的方式來(lái)實(shí)現。Virtex-5 FPGA平臺內置增強型PCI Express端點(diǎn)模塊，可以實(shí)現處理層、數據鏈路層和物理層功能，支持 1、2、4 或 8通道。

Xilinx在對硬IP和軟IP進(jìn)行比較之后，在Virtex 5系列中采用了嵌入提升用戶(hù)有效邏輯使用率和降低系統功耗的硬IP的方式來(lái)實(shí)現GE、PCIe等串行互連標準。例如×8模式的PCIe硬核可以比其他廠(chǎng)商FPGA以軟核形式實(shí)現的降低至少1.5W的功耗。

Xilinx 65nm 平臺FPGA包含多個(gè)符合IEEE 802.3標準的嵌入式10/100/1000 Mbps以太網(wǎng)MAC模塊：內置式硬IP為每個(gè)以太網(wǎng)MAC釋放大約1800個(gè)邏輯單元；所提供的可編程PHY接口同時(shí)支持標準的MII/GMII和使用 RocketIO收發(fā)器時(shí)的SGMII接口；當使用RocketIO收發(fā)器時(shí)，可以實(shí)現1000 Base-X的單芯片解決方案并廣泛應用于A(yíng)MC、ATCA和MicroTCA等新興系統結構標準；由于已經(jīng)通過(guò)UNH測試認證的兼容性和互操作能力，因此減少了系統的設計和驗證工作量。

Xilinx的Virtex 5系列具有低歪斜、低抖動(dòng)的差分時(shí)鐘結構，可以達到550MHz的工作頻率，再加上更加靈活的時(shí)鐘管理管道結合了新型 PLL 和DCM（數字時(shí)鐘管理器），使得該器件在保證了去Skew實(shí)現低時(shí)鐘抖動(dòng)的前提下同時(shí)確保了高精度和控制靈活性，極大地提高了時(shí)鐘系統的性能。

Xilinx 利用65nm工藝的100Mbps–3.75Gbps收發(fā)器、集成式接口模塊和通過(guò)預驗證PCI Express、三模以太網(wǎng)模塊及其他IP，不僅可以輕松快速滿(mǎn)足創(chuàng )建板級、背板級和系統級的互連需要，也滿(mǎn)足新一代通信、信號處理、圖形、存儲、網(wǎng)絡(luò )交換和I/O器件上的需要，而且還將設計風(fēng)險降至最低，節省了在早期的ASSP和ASIC中的投資。

更低功耗 更低成本

Xilinx 通過(guò)對Virtex-5系列采用新工藝、新技術(shù)、新封裝和大量集成硬IP等方式，使得工程師在使用65nm工藝FPGA進(jìn)行設計，可以大幅降低設計風(fēng)險的同時(shí)顯著(zhù)降低功耗同時(shí)提升系統性能，實(shí)現性能和功耗的最佳均衡，并提升設計速度。這其中包括：采用ExpressFabric 技術(shù)將性能提升30%的同時(shí)使動(dòng)態(tài)功耗降低35%；利用 65nm 三柵極氧化層技術(shù)降低以漏電流為主的靜態(tài)功耗；采用新的RocketIO GTP收發(fā)器，使功耗比上一代器件降低77%；更小的散熱系統進(jìn)一步降低系統功耗；嵌入式 Block RAM 和分布式 RAM/FIFO減少了對外部RAM的需求；ChipSync 電路可以將時(shí)鐘調整到數據正中，從而保證存儲器接口的可靠性；SelectIO 電路可以靈活支持各種片上 I/O接口標準；DSP48E slices 為嵌入式乘法器提供了可選的加法器和累加器；RocketIO GTP 收發(fā)器提供內置式串行 I/O 性能和業(yè)內最低的功耗；PCI Express 端點(diǎn)模塊設計用于和 RocketIO GTP 收發(fā)器一起使用，以便提供用于兼容的 PCIe 連接功能；10/100/1000 以太網(wǎng) MAC 模塊和 RocketIO GTP 收發(fā)器一起使用，提供內置式以太網(wǎng)連接功能以上種種基于65nm工藝器件的優(yōu)勢，大大降低了系統綜合成本，例如實(shí)現x8模式的PCI Express，使用Xilinx的Virtex-5 FPGA可以比其他廠(chǎng)商的相同檔次器件節約近10,000個(gè)LUT。

另外，Virtex-5 的 Sparse chevron 封裝技術(shù)的獨特的管腳排列降低了串擾改善了信號完整性，有助于去除成本高昂的板級調試和重設計過(guò)程?；月冯娙萑コ藬蛋賯€(gè)外部電容，可以簡(jiǎn)化 PCB 布局和布線(xiàn)，縮小 PCB 尺寸,使系統成本再次降低。

如果FPGA的用量達到一定規模，還可以使用 Xilinx 的65nm EasyPath技術(shù)，在保證器件質(zhì)量的同時(shí)將批量生產(chǎn)成本降低 30-75%，而且大幅縮短交貨時(shí)間。

實(shí)例與結論

早在2006年2月，Mercury Computer Systems、VMETRO等公司就已經(jīng)開(kāi)始實(shí)際使用*估Virtex-5 系列FPGA，而*估結果促使更多的廠(chǎng)商迅速轉向65nm的Virtex-5 FPGA。

得益于Virtex-5 LX系列的超大邏輯和存儲容量，DiNI的DN9000K10PCIe板采用6片Virtex-5 LX330和1片LX50T可實(shí)現高達1100萬(wàn)門(mén)級的ASIC驗證任務(wù)。Nallatech 和Alpha Data采用LX110T實(shí)現高性能PMC計算子板。VMETRO采用Virtex-5 LX110T實(shí)現高性能CPCI接口處理模塊，采用V5LX110T 和V5SX95T實(shí)現高性能VXS信號處理平臺。Curtiss-Wright 以L(fǎng)X330T為核心構建CHAMP-FX2高性能信號處理平臺。Sundance則采用Virtex-5 LXT或SXT構建靈活的嵌入式處理模塊。

65nm工藝FPGA 已經(jīng)逐步蠶食 ASIC 和 ASSP的傳統市場(chǎng)，廣泛應用到網(wǎng)絡(luò )、電信、存儲、服務(wù)器、計算、無(wú)線(xiàn)、廣播、視頻、成像、醫療、工業(yè)和軍用等諸多高性能領(lǐng)域，尤其是在以多模無(wú)線(xiàn)基站為代表的高端市場(chǎng)成為理想系統集成平臺。