基于DSP+CPLD的無(wú)刷直流電機三環(huán)控制設計

3 系統硬件設計
3．1 DSP芯片
系統選用TMS320F2812型DSP，TMS320F2812實(shí)行低功耗設計，I／O引腳電壓3．3 V，內核電壓1．8 V，最高主頻150 MHz，最小指令周期6．67 ns，外部采用低頻時(shí)鐘，通過(guò)片內鎖相環(huán)進(jìn)行倍頻。SCI外設接口可方便地與上位機進(jìn)行RS-422串口通訊。
3．2 CPLD
此處選用EPM3128ATE100-10型CPLD，具有2 500個(gè)可用門(mén)，128個(gè)宏陣列，最多可用I／O口為80個(gè)，可滿(mǎn)足系統的需要。系統中CPLD主要功能是對電機霍爾位置信號和DSP給出的PWM信號和電機轉向信號進(jìn)行邏輯綜合處理，產(chǎn)生控制功率管開(kāi)關(guān)的相序，使電機的三相電樞繞組按一定順序導通從而實(shí)現對BLDCM的控制。
系統中CPLD另外一個(gè)功能是根據電機霍爾位置信號計算電機速度。對于只有一對極的三相BLDCM，每個(gè)機械轉子有6次換相，即轉子每轉
過(guò)60°機械角都有一次換相。測得每?jì)纱螕Q相的時(shí)間間隔為△t，就可根據公式ω=60°／△t計算出兩次換相間隔間的平均角速度。
3．3 功率驅動(dòng)電路
采用三相全橋驅動(dòng)，上橋臂功率MOSFET管進(jìn)行PWM的方式控制。功率元件采用N溝道MOSFET管IRF250，驅動(dòng)元件采用柵極驅動(dòng)專(zhuān)用電路IR2130，其獨有的HVIC技術(shù)使得它可以用來(lái)驅動(dòng)工作在母線(xiàn)電壓高達600 V的電路中的MOSFET器件。

圖3為功率驅動(dòng)電路示意圖。Rx為電流采樣電阻，對電機電流進(jìn)行采樣。Rx應選取溫度系數小的電阻，且阻值也應盡量小，系統選用0．05 Ω／4 W的固定線(xiàn)繞電阻。R1和R2構成分壓網(wǎng)絡(luò )，采樣信號經(jīng)過(guò)電阻輸入到電流比較器的輸入端ITRIP，當主電路發(fā)生過(guò)流或橋臂直通(ITRIP端輸入電平高于0．5 V)時(shí)，IR2130內部保護電路使其輸出驅動(dòng)信號全為低電平，從而使被驅動(dòng)功率管全部截止。故障輸出端FAULT變?yōu)榈碗娖?，二極管VD1發(fā)光報警。FAULT端的輸出經(jīng)過(guò)R3，R4組成的分壓網(wǎng)絡(luò )接入DSP的功率驅動(dòng)保護中斷輸入引腳PDPINTA，PDPINTA是一個(gè)下降沿有效的中斷，有效時(shí)將事件管理器A的PWM輸出引腳置為高阻態(tài)。S1’～S6’為來(lái)自CPLD并經(jīng)過(guò)光耦隔離的控制信號。
3．4 其他硬件電路設計
電機在啟動(dòng)與換向過(guò)程中，會(huì )產(chǎn)生較大幅度的電流，電機功率供電地會(huì )產(chǎn)生較大幅度的毛刺。為了使整個(gè)系統具有良好的電磁兼容性，數字電路地與電機功率地應完全分開(kāi)。
信號地和功率地的隔離由光耦實(shí)現，系統選用多路高速光耦HCPL5631。CPLD輸出的6路控制信號經(jīng)光耦隔離輸入功率驅動(dòng)電路，如圖4所示。

電流環(huán)的組成包括電流采樣與處理。圖3中，Rx對電機電流進(jìn)行采樣。采樣后的電流值變?yōu)殡妷褐?，?jīng)過(guò)線(xiàn)性光耦，輸入DSP的A／D單元，完成對電流的采樣。
位置傳感器采用電位器，可輸出反映位置信息的電信號，該電信號經(jīng)過(guò)阻容網(wǎng)絡(luò )、運算放大器等組成的濾波、放大環(huán)節，輸入DSP的A／D單元，完成對位置的采樣。