解決DSP設計面臨的終極挑戰

多年來(lái)，數字信號處理器 (DSP) 設計人員一直在應付這樣一項艱難的工作：提供占用空間小的高性能芯片，而且要不影響靈活性和軟件的可編程能力。

由于新的應用程序發(fā)展速度驚人，提供的 DSP 必須在功率、性能和使用壽命上跟上這種速度，應對當前面臨的挑戰，并準備好應對未來(lái)的應用。這些高性能多核心 DSP被越來(lái)越多地應用在電信接入、改進(jìn)數據率GSM服務(wù)(EDGE)和基礎設施設備領(lǐng)域，用來(lái)處理語(yǔ)音、視頻和無(wú)線(xiàn)電信號。

以前，電信設備制造商使用專(zhuān)用的 ASIC 或 DSP-ASIC 組合來(lái)達到自己的目標?，F在，這些新的 DSP 可以替代那些繁瑣的解決方案;如果足夠強大，它們還可以實(shí)現以前的解決方案所無(wú)法實(shí)現的靈活性。對于那些必須在網(wǎng)絡(luò )部署中持續使用多年的接入和基礎設施設備，而言, 這些靈活的解決方案是大有裨益的。假如這些類(lèi)型的設備和應用程序的使用壽命得到延長(cháng)，那么，成功的關(guān)鍵就是靈活性、適應性和現場(chǎng)可編程性。

在目前的技術(shù)條件下，ASIC 在靈活性或現場(chǎng)可編程性方面不如 DSP，但 DSP 的能耗較大，這讓芯片設計人員左右為難。不過(guò)，還是有希望：新一代的多核心 DSP 可以同時(shí)做到高性能和高能效。做到這點(diǎn)的技術(shù)是存在的，但必須先解決“功率耗散”(功率極限)問(wèn)題。

功率極限

目前，芯片功率耗散的源頭有兩個(gè)：以泄漏形式出現的靜態(tài)現象;以開(kāi)關(guān)運算形式出現的動(dòng)態(tài)現象。在采用 90 納米和以下工藝的 CMOS 技術(shù)中，這種功率耗散現象最為明顯。但是，新一代的 DSP 設計不僅能減輕和避開(kāi)這種功率極限，而且實(shí)際上可以提高基礎設施、接入和 EDGE 設備的處理能力，同時(shí)限制功率消耗和熱量耗散。

部分特定CMOS 技術(shù)下的能耗界定的關(guān)鍵度量指標:

•電源電壓

•門(mén)開(kāi)關(guān)速度

•門(mén)輸入電容

•門(mén)功耗

•每個(gè) MAC 運算消耗的能源

研究表明，同等功能(如 MAC 單元)的功率密度(即單位面積的功率)在 0.13 微米(含)以上的芯片中相當穩定。但是，到達 90 納米時(shí)，這個(gè)指標會(huì )突然升高。

Power/Area versus Silicon Technology

功率/面積與硅技術(shù)

Power crisis at 90 nm and below

90 納米及以下工藝的功率極限

um

微米

nm

納米

在采用 0.13 微米技術(shù)以前，DSP 設計能夠在提高性能的同時(shí)降低功率，從而可以在單個(gè)芯片中植入更多的電路。這主要是通過(guò)減小尺寸并降低電壓實(shí)現的。采用了 90 納米技術(shù)后，所有這一切就都行不通了。

現在面臨的是以性能換功能的問(wèn)題，這是設備制造商所不愿遇到的情況：在一個(gè)芯片中植入更多電路但降低性能，或者減少電路數以減少功能。

由于“功率極限”的情形繼續存在，設計人員一直在通過(guò)增加功耗來(lái)獲得性能和功能方面的優(yōu)勢。但是，這會(huì )帶來(lái)一種新的風(fēng)險：達到熱量耗散的極限。所產(chǎn)生的問(wèn)題可能已經(jīng)在當前市場(chǎng)上最新一代的通用多核心 DSP 中出現。

零-和博弈：靜態(tài)能效

因為性能是基礎設施、接入和 EDGE 應用的主要目標，因此設計人員一般并不關(guān)心零待機功率問(wèn)題。因此，通常采用通用硅工藝來(lái)優(yōu)化性能，而不會(huì )選擇低泄漏的硅。選擇低泄漏的硅可以降低待機功率，但也會(huì )降低速度和性能。

這就要求有選擇地使用晶體管。

在使用電池的設備中，高電壓閾值 (HVT) 可能是最佳的;但在基礎設施應用中，首選的是標準電壓閾值 (SVT) 技術(shù)。

例如，假如某個(gè)設計使用 HVT 邏輯運算，并且電源電壓為 1.2V，則將連續產(chǎn)生 20mW 的泄漏功率。如果以最大容量運算，則將消耗 1W 的動(dòng)態(tài)功率。

使用 SVT 邏輯運算的相同設計在電源電壓為 1.0V 時(shí)可以實(shí)現幾乎相同性能，產(chǎn)生的泄漏功率多出 4 倍 (100mW)，但動(dòng)態(tài)消耗的功率只有 694mW (1.02 /1.22 = 0.694)。

因此，泄漏較高的 SVT 設計消耗的總功率只有 790mW，而相比之下，HVT 設計的消耗總功率為 1.02W。前者比后者節能 23%。

HVT 設計和 SVT 設計的功耗比較

An unused module can be disabled anytime using an enable signal. Associated logic and clock trees contained in a disabled module will therefore stop consuming power.

可以使用激活信號隨時(shí)禁用未使用的模塊。被禁用的模塊中包含的相關(guān)邏輯和時(shí)鐘樹(shù)會(huì )因此停止消耗能量。

An unused module can be disabled anytime using an enable signal. Associated logic and clock trees contained in a disabled module will therefore stop consuming power.

可以使用激活信號隨時(shí)禁用未使用的模塊。被禁用的模塊中包含的相關(guān)邏輯和時(shí)鐘樹(shù)會(huì )因此停止消耗能量。

module0 is enabled

module0 已激活

module1 is enabled

module1 已激活

module2 is disabled

module2 被禁用

mclk is grounded

mclk 接地

MODULE0 (array of gates and flip-flops)

MODULE0(門(mén)和觸發(fā)器陣列)

MODULE1 (array of gates and flip-flops)

MODULE1(門(mén)和觸發(fā)器陣列)

MODULE2 (array of gates and flip-flops)

MODULE2(門(mén)和觸發(fā)器陣列)

性能

兩種設計實(shí)現的性能相同。

盡管與人們預料的情況相反，這一示例表明，使用較高泄漏的 SVT 邏輯與使用低泄漏的 HVT 邏輯相比，可以在總體上節能，這是因為后者電路中的開(kāi)關(guān)活動(dòng)量很大。對于乘法和累加 (MAC) 電路，這種設計特別有用;但如果用在低活動(dòng)因素的電路(如 RAM 電路或測試電路)上，則會(huì )出現相反的結果。因此，SVT 邏輯適用于基礎設施中“始終打開(kāi)”的設備。

動(dòng)態(tài)化：能效優(yōu)化

時(shí)鐘樹(shù)和邏輯切換都會(huì )導致動(dòng)態(tài)能耗，必須在新一代多核心 DSP 中進(jìn)行處理。通過(guò)不斷優(yōu)化這兩種耗能因素的設計，可以極大地改進(jìn)能效指標。