解決DSP設計面臨的終極挑戰

•降低電壓切換擺幅的大?。和ㄟ^(guò)長(cháng)總線(xiàn)和時(shí)鐘線(xiàn)降低電壓切換擺幅，可以進(jìn)一步降低能耗。這涉及使用具有較小的電壓擺幅的平衡傳輸線(xiàn)技術(shù)，諸如在高性能內存設計中使用的技術(shù)(如差動(dòng)放大器)。此類(lèi)傳輸線(xiàn)以較小的電壓切換運行，可以極大地降低能耗。盡管這種技術(shù)通常需要在芯片中使用中間電壓軌/平面，這些傳輸線(xiàn)的狀態(tài)更改速度可以達到傳統 CMOS 軌到軌線(xiàn)路速度的 10 倍;在能耗相同的情況下，可以極大地提高能效指標。

•規劃電壓運算范圍：設計人員在確定其系統規格時(shí)，應該有所節制。并非系統中的每個(gè)元素都需要有很高的性能，對于哪些不屬于對整個(gè)系統至關(guān)重要的 10% 的功能的元素更是如此。事實(shí)上，以盡可能精益的方式運行其它 90% 的功能是可以接受的。因此，設計人員應采用不同的電壓軌區別對待電路的各個(gè)部分。例如，可以為 10% 的芯片線(xiàn)路提供 1.2V 的電壓使其以 3GHz 的速度運行，為另外 40% 的線(xiàn)路提供 1.0V 的電壓使其以 1GHz 的速度運行，而對剩余的 50% 線(xiàn)路提供 0.8V 的電壓使其以 400MHz 的速度運行。在總體上，可以實(shí)現特定應用可以達到的最佳整體能效指標。

控制能效問(wèn)題

隨著(zhù)應用程序越來(lái)越多樣化，工具變得越來(lái)越復雜，電信接入和基礎設施設備的設計人員在如何以恰當的代價(jià)構建高性能產(chǎn)品并實(shí)現合理的使用壽命的問(wèn)題上費盡心思。但是，芯片設計方法的不斷細化和專(zhuān)業(yè)化使得許多產(chǎn)品無(wú)法接觸到這些技術(shù)。對于那些由專(zhuān)門(mén)的工程設計人員組成的大型團隊使用一流的后端設計工具設計的芯片，其面臨的困難尤其突出。值得慶幸的是，有多種技術(shù)可以管理芯片的能效指標，獲得高達 3:1 MIPS/功率比。這些技術(shù)中既有非常簡(jiǎn)單的技術(shù)，也有極其復雜的技術(shù)，可以提供范圍廣泛的改進(jìn)可能性。

令人意外的是，如果使用了為特定目的設計的工具，基于設計人員的最佳判斷和智慧的效率最高的技術(shù)(如優(yōu)化布線(xiàn)和路由)可能是相對簡(jiǎn)單的技術(shù)。

出人意料的是，最有效的技術(shù)，諸如優(yōu)化布局布線(xiàn)，當使用為該特定目的而設計的工具并基于設計者的最佳判斷和智慧時(shí)會(huì )變得相對比較簡(jiǎn)單。