解決DSP設計面臨的終極挑戰

時(shí)鐘樹(shù)(用于實(shí)現同步時(shí)鐘以觸發(fā)設計的線(xiàn)網(wǎng)和緩沖區)會(huì )在其自身的觸發(fā)運算過(guò)程中從芯片中吸收一些能量。在對最新的高速芯片中遍布的時(shí)鐘樹(shù)(通常數量較大)進(jìn)行充電和放電的過(guò)程中，也會(huì )消耗能量。此外，有些新一代 DSP 使用了速度更快的時(shí)鐘 (1GHz 或更高)，這就需要耗能更多的更大的激勵器。如果要通過(guò)芯片和相關(guān)的時(shí)滯最小化時(shí)鐘傳播延遲，則需要更大的激勵器。這又導致消耗更多的能量。

用于降低能耗的時(shí)鐘樹(shù)門(mén)控

An unused module can be disabled anytime using an enable signal. Associated logic and clock trees contained in a disabled module will therefore stop consuming power.

可以使用激活信號隨時(shí)禁用未使用的模塊。被禁用的模塊中包含的相關(guān)邏輯和時(shí)鐘樹(shù)會(huì )因此停止消耗能量。

module0 is enabled

module0 已激活

module1 is enabled

module1 已激活

module2 is disabled

module2 被禁用

mclk is grounded

mclk 接地

MODULE0 (array of gates and flip-flops)

MODULE0(門(mén)和觸發(fā)器陣列)

MODULE1 (array of gates and flip-flops)

MODULE1(門(mén)和觸發(fā)器陣列)

MODULE2 (array of gates and flip-flops)

MODULE2(門(mén)和觸發(fā)器陣列)

設備設計人員可以通過(guò)組合以下成熟的技術(shù)來(lái)降低時(shí)鐘樹(shù)中的能耗：

單獨啟用時(shí)鐘的觸發(fā)器，可以在需要計時(shí)時(shí)限制觸發(fā)運算的次數。

門(mén)控時(shí)鐘樹(shù)，可以在不使用時(shí)動(dòng)態(tài)阻止對整個(gè)電路段計時(shí)。

多循環(huán)路徑設計，可以減少電路中的觸發(fā)次數以及觸發(fā)的頻率。

在架構上可行的情況下組合計算線(xiàn)路，從而讓一系列 的MAC 運算可以在級聯(lián)組合電路而不是同步反饋電路中實(shí)現。借用多循環(huán)路徑技術(shù);這種方式可以極大地減少所用的觸發(fā)次數并降低觸發(fā)頻率。

最小化觸發(fā)器和電路的使用范圍，使用物理尺寸較小的時(shí)鐘樹(shù)，從而縮小所需的激勵緩沖區。

最后，消除全部時(shí)鐘樹(shù)可以在提高性能的同時(shí)極大地降低能耗。無(wú)時(shí)鐘設計技術(shù)可以用在耗能最多的邏輯電路部分。思想超前的設計人員會(huì )積極地追隨上述解決方案。在解決性能和功率之間一直存在的沖突時(shí)，無(wú)時(shí)鐘設計是效率最高、成本效益最好的方式。

邏輯切換優(yōu)化

邏輯切換在能耗方面發(fā)揮著(zhù)重要的作用，因為整體能耗都發(fā)生在邏輯切換狀態(tài)轉換的充電和放電過(guò)程中?？梢圆捎靡韵鲁墒旒夹g(shù)的組合來(lái)最大程度地減少邏輯轉換中的能耗。

優(yōu)化物理門(mén)：這種技術(shù)可以實(shí)現最大的能效指標收益，對于較小的芯片尺寸技術(shù)更是如此。雖然其原理非常簡(jiǎn)單，但使用當前的布局工具和方法來(lái)實(shí)現這種技術(shù)卻有一定難度;因為這些工具和方法原來(lái)的開(kāi)發(fā)目的是加快推出產(chǎn)品，犧牲性能來(lái)提高設計的水平和復雜度。

最終發(fā)明了物理門(mén)，可以使用某種抽象語(yǔ)言 (如 VHDL)來(lái)根據設計人員的功能目標來(lái)創(chuàng )建芯片。這種技術(shù)既有優(yōu)點(diǎn)也有缺點(diǎn)。目前的標準方法是讓設計人員避開(kāi)物理實(shí)現方式的細節，從而加快產(chǎn)品推出的速度。

這種技術(shù)的缺點(diǎn)是復雜芯片的設計人員無(wú)法控制其設計，包括無(wú)法控制線(xiàn)路的長(cháng)度，從而可能極大地增加電路的總電容。在找出最佳的線(xiàn)路和電路設計方面，設計人員仍然優(yōu)于設計工具。如果使用成熟的技術(shù)并深入了解設計細節，人腦的判斷仍然具有優(yōu)勢。設計人員還可以立即發(fā)現集成電路的細微變化可能成倍減少互連線(xiàn)路長(cháng)度的情況。事實(shí)上，記錄的信息顯示，有人干預的物理門(mén)技術(shù)可以將電路線(xiàn)路的平均長(cháng)度最高縮減一半(與傳統的最佳自動(dòng)后端工具中實(shí)現的相同設計相比)。而且，由于戰略性布線(xiàn)實(shí)現的電路集成度可以輕松地將硅使用率提高到 90% 以上。這意味著(zhù)，與使用自動(dòng)后端工具的結果相比，硅使用率提高了大約 20%。

此外，與自動(dòng)布線(xiàn)和路由的設計相比，激勵這些極短線(xiàn)路的門(mén)通常尺寸較小，能耗也更低。因此，與自動(dòng)布線(xiàn)的同類(lèi)設計相比，整個(gè)電路的尺寸更小，運算速度更快，能耗也大幅降低。在 90 納米技術(shù)中僅使用低 HVT 邏輯元素時(shí)，這種電路集成技術(shù)允許整個(gè)數據路徑引擎以 1.5-2GHz 的速度運行，而其能耗與傳統設計的同類(lèi)電路相比最多可降低 4 倍。

Design placed by conventional back-end tools: 70-80% silicon usage efficiencey

傳統后端工具布線(xiàn)的設計：70-80% 的硅使用效率。

Designer Optimized circuit placement: 90% silicon usaged efficiency

經(jīng)過(guò)設計人員優(yōu)化的電路布線(xiàn)：90% 的硅使用效率。

Advantages of Optimized Placement: Circuit Compaction and Power Reduction.

優(yōu)化布線(xiàn)的優(yōu)勢：電路集成度高，能耗降低。

The gates are illustrated in yellow, unused silicon is shown in purple.

門(mén)用黃色表示，未使用的硅用紫色表示。

優(yōu)化長(cháng)信號的線(xiàn)路：與其它高功率高速度的電路元素結合使用時(shí)，長(cháng)信號線(xiàn)路可以顯著(zhù)地提高性能。例如，數據總線(xiàn)可以使用長(cháng)路由并頻繁改變狀態(tài)。降低此類(lèi)線(xiàn)路的整體電容可以極大地降低能耗，加快速度，并減少緩沖需求。但是，設計人員面臨的難題是：要通過(guò)加大間距布置長(cháng)信號來(lái)降低電容，同時(shí)仍要允許線(xiàn)路器關(guān)閉設計中密度極高的部分。其中的部分工具和方法包括：

消除對狀態(tài)進(jìn)行無(wú)益更改的電路：禁用其更改后的輸出不會(huì )被使用的任何電路。這可以通過(guò)使用時(shí)鐘門(mén)控實(shí)現。

減少高頻門(mén)的數量：PC 處理器芯片(如 Pentium™ 和其它處理器)已經(jīng)證明，提高功能要以增加能耗為代價(jià)。能耗的指數級增長(cháng)源于利用以下一種或多種技術(shù)提高電路的性能：

使用復雜度更高的電路(即使用超前加法器而不是并行加法器)，則會(huì )占用更大的面積，消耗更多的能量;

使用較大的門(mén)、緩沖區和激勵器來(lái)加快切換速度，致使回報的逐漸減小。

通常，同等的性能可以通過(guò)使用更簡(jiǎn)單、速度更慢的電路實(shí)現;這些電路以并行方式運算，或者采用慢速的多循環(huán)路徑，這可以極大地降低能耗。但是，與人們預料的情形相反，此類(lèi)電路通常占用的總體面積較小。事實(shí)上，即使以并行方式使用，它們的總布線(xiàn)量通常較少。這是因為，從個(gè)體上看，與更快、更大、更耗能的大型電路相比，它們在每個(gè)實(shí)例上所需的門(mén)數更少，門(mén)更小。