多核DSP系統高速傳輸核心的IP設計

摘要：針對現代高性能嵌入式系統對高速數據傳輸的應用需求，RapidIO高速串行總線(xiàn)作為新一代嵌入式系統互聯(lián)總線(xiàn)，具有高速度、低延時(shí)、高可靠性等特性，能夠很好地適應嵌入式多核DSP系統高速數據傳輸的要求。本文介紹了互聯(lián)總線(xiàn)的發(fā)展過(guò)程，分析了高速串行RapidIO協(xié)議特點(diǎn)，針對多核DSP領(lǐng)域嵌入式系統的要求，給出了基于串行RapidIO總線(xiàn)互聯(lián)的核心IP設計。
關(guān)鍵詞：RapidIO；嵌入式系統；多核DSP；互聯(lián)

引言
對于IO互聯(lián)體系架構的復雜要求是系統工程化應用需要直接面對的挑戰。DSP互聯(lián)技術(shù)的研究已經(jīng)成為新興的熱點(diǎn)問(wèn)題。
DSP之間互聯(lián)的方式有很多種，高帶寬的片間、板間互聯(lián)技術(shù)成為需要重點(diǎn)突破的關(guān)鍵技術(shù)。

1 高速互聯(lián)點(diǎn)對點(diǎn)交換技術(shù)
無(wú)論是單分段共享總線(xiàn)互聯(lián)系統，還是級聯(lián)的多分段共享總線(xiàn)互聯(lián)系統，在這類(lèi)基于共享的總線(xiàn)體系結構中，所有通信無(wú)不是在爭用總線(xiàn)帶寬，由此造成外設越多可用帶寬就越少，從而帶來(lái)嚴重的傳輸瓶頸。不僅如此，在基于共享的并行總線(xiàn)上，大量的引腳數目也帶來(lái)一定的電氣特性和機械特性等問(wèn)題，使得信號頻率以及信號可傳輸距離都受到很大程度的制約。
因此，需要一種可升級的新型高性能系統體系結構，于是出現了點(diǎn)對點(diǎn)交換式總線(xiàn)，典型的新型總線(xiàn)有PCI-Express、InfiniBand、Hyp erTransport、RapidIO等。
總線(xiàn)互聯(lián)技術(shù)的發(fā)展過(guò)程如圖1所示。其中，Infiniband的目標應用是系統域(SAN)互聯(lián)，系統域網(wǎng)絡(luò )用于構建集群系統以得到更大的系統。RapidIO互聯(lián)架構是一個(gè)開(kāi)放的標準，可以滿(mǎn)足嵌入式基礎設施在應用方面的廣泛需求。HyperTransport和PCI-Express雖然具有某些與RapidIO相同的特征，但把它們視為PCI總線(xiàn)的點(diǎn)到點(diǎn)版本更為恰當。

在這幾種新型總線(xiàn)技術(shù)中，RapidIO主要面向高性能嵌入式系統互聯(lián)通信，是一個(gè)開(kāi)放的點(diǎn)對點(diǎn)分組交換標準，可連接多處理器、存儲器、網(wǎng)絡(luò )設備中的存儲器映射I／O器件、存儲子系統等。這一互聯(lián)技術(shù)可以實(shí)現1～60Gbps的性能水平，可以在8對LVDS差分線(xiàn)上實(shí)現全雙工的10 Gbps數據傳輸。RapidIO以其高帶寬、低延時(shí)及具備硬件保證達99．999％的高可靠性(即系統處于出錯狀態(tài)的時(shí)間僅為0．001％)為多核DSP系統的互聯(lián)提供了良好的解決方案。

2 基于RapidIO多核DSP系統高速互聯(lián)的設計
2．1 RapidIO IP核的設計
RapidIO IP核可以分為6大部分：邏輯及傳輸層協(xié)議實(shí)現。包括負責事務(wù)組包、拆包等功能的邏輯及傳輸層模塊；物理層協(xié)議實(shí)現，包括包的控制符號傳送、流量控制、錯誤管理等功能的物理層模塊；負責對寄存器進(jìn)行讀寫(xiě)操作的寄存器管理模塊；集中實(shí)現各層寄存器的寄存器組模塊；時(shí)鐘及復位模塊；用戶(hù)定義模塊。其結構如圖2所示。

2．2 多核DSP互聯(lián)接口總體方案
越來(lái)越多的高速信號處理系統采用多DSP核進(jìn)行數據運算，用可擴展的RapidIO構建互聯(lián)結構是非常有效的一種方式。例如一個(gè)可擴展的4核DSP系統，網(wǎng)絡(luò )采用4×4的mesh拓撲結構，在4塊芯片上實(shí)現，芯片內部互聯(lián)采用并行總線(xiàn)，芯片之間互連采用基于RapidIO物理層協(xié)議的高速串行總線(xiàn)，結構如圖3所示。

這樣的設計并非把RapidIO應用集中，把單個(gè)芯片作為RapidIO拓撲結構的一個(gè)節點(diǎn)，而是把整個(gè)片上網(wǎng)絡(luò )作為RapidIO拓撲結構的一個(gè)節點(diǎn)。網(wǎng)絡(luò )內部的協(xié)議完全自定義，不僅能利用RapidIO接口對基于片上網(wǎng)絡(luò )架構的多核DSP系統作片外擴展，又能使片上網(wǎng)絡(luò )的拓撲結構不依賴(lài)于RapidIO獨立設計。因為在RapidIO的拓撲結構中，數據交換的單元是交換開(kāi)關(guān)，而本設計中數據交換由獨立于RapidIO協(xié)議的路由器來(lái)完成。如果需要兼容其他的總線(xiàn)協(xié)議，只需要更改網(wǎng)絡(luò )接口的設計，極大地簡(jiǎn)化了工作。
2．3 4核DSP網(wǎng)絡(luò )接口的結構
為了實(shí)現多核DSP之間的數據通信，互聯(lián)接口必須能夠解析來(lái)自片上網(wǎng)絡(luò )的數據包并轉換成RapidIO IP核所需要的數據格式，或者接收來(lái)自RapidIO IP核的數據，并按照網(wǎng)絡(luò )協(xié)議組裝成數據包在網(wǎng)絡(luò )上發(fā)送，實(shí)現片上網(wǎng)絡(luò )同片外DSP核的通信?；ヂ?lián)接口要支持不同時(shí)鐘域的數據傳輸，滿(mǎn)足片上網(wǎng)絡(luò )全局異步、局部同步的時(shí)鐘要求，還需要能夠檢測來(lái)自網(wǎng)絡(luò )數據包的錯誤，保證可靠傳輸，并使用基于信用量的流控機制，防止緩沖器溢出造成數據丟失。網(wǎng)絡(luò )接口使用多個(gè)虛通道技術(shù)緩解網(wǎng)絡(luò )死鎖，提高網(wǎng)絡(luò )的吞吐率。根據這些要求設計的多核DSP互聯(lián)接口結構如圖4所示。

4個(gè)DSP通過(guò)串行RapidIO互相連接起來(lái)，在幾個(gè)DSP內部利用串行RapidIO協(xié)議，數據在幾個(gè)DSP之間高速運轉。另外，還可以通過(guò)一個(gè)外部的控制處理器來(lái)實(shí)現控制這幾個(gè)DSP的一些功能，可根據需要給每個(gè)DSP分配不同的算法模塊，對多個(gè)DSP進(jìn)行負載均衡，從而實(shí)現更高的運算效率。

3 RapidIO專(zhuān)用電路中核心IP模塊設計
RapidIO協(xié)議可以用大規模集成電路來(lái)實(shí)現，通過(guò)協(xié)議本身的控制作用完成對數據通路的控制作用。因此RapidIO專(zhuān)用集成電路就是基于這個(gè)協(xié)議的框架結構，從根本上解決嵌入式系統互連的通信問(wèn)題，從而提高系統的整體性能。
3．1 發(fā)送和接收IP模塊設計
發(fā)送和接收模塊主要圍繞采用的雙端口存儲器進(jìn)行復雜的控制邏輯設計。根據協(xié)議的要求，可在RapidIO專(zhuān)用電路的雙口SRAM中規定一個(gè)口寫(xiě)數據，一個(gè)口讀數據，從而降低控制邏輯設計的復雜性。在本設計中規定A口是只寫(xiě)的，而B(niǎo)口是只讀的，它們的數據寬度為32位，深度為1024。