一種多路可編程高速時(shí)鐘電路的設計

　　摘要：本文采用博亞20MHz高穩定度晶體振蕩器、集成VCO的低相位噪聲鎖相環(huán)時(shí)鐘芯片LMX2531、高精度時(shí)鐘扇出器HMC987LP5E和多階低通濾波器，實(shí)現具有低相噪特性的4路并行輸出、頻率最高為2.5GHz的高速時(shí)鐘電路的設計。文中給出了多路可編程高速時(shí)鐘電路系統的原理框圖，并詳細論述了控制寄存器的參數配置以及初始化順序過(guò)程。該時(shí)鐘電路已應用于20GSa/s數字示波器的高速ADC采樣模塊中，實(shí)際測試及工程應用均表明，整體指標達到設計要求。

　　引言

　　近年來(lái)，我國電子與通信技術(shù)的飛速發(fā)展對時(shí)域信號測試和分析提出了更高的要求，在高速數據采集與波形處理方面尤為突出。高速數據采集的關(guān)鍵部分為模數轉換器(ADC)，影響ADC性能的因素有很多：輸入模擬信號的頻率大小及阻抗、取樣時(shí)鐘的抖動(dòng)質(zhì)量、供電電源的去耦情況、印制板的布局布線(xiàn)等。ADC的動(dòng)態(tài)性能受取樣時(shí)鐘的相位抖動(dòng)(Phase Jitter)影響很大。許多現代高速、高性能ADC都要求低相位噪聲(低抖動(dòng))的時(shí)鐘，以保證其能工作到GHz頻率范圍。目前市場(chǎng)上可購買(mǎi)的ADC芯片難以滿(mǎn)足單片20GSa/s取樣率的要求，本設計中采用4片5GSa/s的EV10AQ190[3]交叉采樣來(lái)實(shí)現。

　　每路ADC都單獨需要一路2.5GHz高速、高穩采樣時(shí)鐘，傳統的晶體振蕩器雖然能提供低抖動(dòng)時(shí)鐘信號，但是不能工作到GHz以上頻率。為了保證4路ADC在各自2.5GHz取樣時(shí)鐘下有著(zhù)較高的等效分辨率和輸出信噪比，本文在時(shí)鐘電路設計上采用高穩定度晶體振蕩器、集成VCO的低相位噪聲鎖相環(huán)時(shí)鐘芯片LMX2531、高精度時(shí)鐘扇出器HMC987LP5E和多階低通濾波器來(lái)實(shí)現高頻率低抖動(dòng)的設計要求。文章最后給出工程應用的測試和分析結果。

　　時(shí)鐘抖動(dòng)的影響及分析

　　時(shí)鐘抖動(dòng)對ADC信噪比及轉換精度的影響

　　a. 采集時(shí)鐘抖動(dòng)對ADC信噪比的影響：

　　取樣時(shí)鐘的抖動(dòng)能夠導致ADC取樣與觸發(fā)時(shí)間關(guān)系上的錯誤，如圖1所示。取樣時(shí)間△t的不確定性，導致幅度的不確定性，即在輸入信號幅度上造成錯誤的取樣，因此降低了ADC的信噪比(SNR)。根據圖1表達的取樣時(shí)間的不確定性，可以得到信噪比模型。對于給定的時(shí)鐘抖動(dòng)量，數據轉換器的SNR能夠用如下公式計算?！　?/p>