基于FPGA的二取二總線(xiàn)數據比較器

　　摘要：基于FPGA的二取二總線(xiàn)數據比較器實(shí)現聯(lián)鎖邏輯運算的兩塊CPU板總線(xiàn)數據的實(shí)時(shí)校核。在兩條總線(xiàn)數據比較一致且總線(xiàn)數據的CRC校核通過(guò)時(shí)兩個(gè)FPGA分別輸出互為反相的動(dòng)態(tài)脈沖，板上驅動(dòng)電路輸出信號控制板外供電繼電器對聯(lián)鎖系統驅動(dòng)單元供電，否則通過(guò)停止輸出動(dòng)態(tài)脈沖在50ms內切斷供電繼電器。出現校核錯時(shí)FPGA將比較不一致的兩個(gè)數據及在對應數據包中的位置等信息反饋給對應CPU板，便于故障分析。通過(guò)監測回讀信號實(shí)現板上驅動(dòng)電路的實(shí)時(shí)檢測，在驅動(dòng)電路出現硬件故障時(shí)可導向安全。該比較器遵循EN50128，EN50129和EN50126標準流程開(kāi)發(fā)，已通過(guò)歐標SIL4級安全認證。

　　背景

　　高速鐵路的發(fā)展對信號設備性能、穩定性、安全性提出了更高的要求。其中安全性中故障導向安全是設備設計開(kāi)發(fā)中首先要遵循的原則，盡早發(fā)現，盡早防范是信號設備安全設計中需考慮的問(wèn)題。CPU作為控制設備中核心單元一旦運算出錯很可能會(huì )導致災難性后果。二取二系統中雙CPU校核可有效避免單CPU故障引發(fā)的災難性后果。雙CPU校核實(shí)現方式包括軟件比較和硬件比較。軟件比較指CPU通過(guò)通信等方式得到對方的數據后各自進(jìn)行比較，如果比較不一致則通過(guò)控制其他外圍單元切斷輸出單元的對外輸出使系統導向安全。硬件比較指通過(guò)第三方硬件實(shí)現兩個(gè)CPU總線(xiàn)數據的實(shí)時(shí)比較，不一致時(shí)通過(guò)第三方硬件可直接切斷輸出單元的供電，無(wú)需CPU參與任何控制(此時(shí)故障的CPU可能已不能正?？刂破渌鈬鷨卧??，F場(chǎng)可編程邏輯陣列(Field Programmable Gate Assay，FPGA)通過(guò)硬件描述語(yǔ)言進(jìn)行編程，可完成大規模實(shí)時(shí)邏輯處理和高速總線(xiàn)接口處理?？偩€(xiàn)校核需要進(jìn)行大數據量、快速邏輯處理因此很容易發(fā)揮其長(cháng)處。二取二架構的控制系統安全性高于單機系統因而在鐵路系統中得到廣泛應用。面向二取二架構的雙CPU總線(xiàn)數據比較，我們開(kāi)發(fā)了基于FPGA二取二總線(xiàn)數據比較器，比較器在CPU每個(gè)控制周期內完成對總線(xiàn)數據信息的實(shí)時(shí)校核，如果出現不一致或者非法信息及時(shí)切斷驅動(dòng)單元的供電，在最短時(shí)間內使系統導向安全側。

　　系統方案及硬件實(shí)現

　　比較器通過(guò)兩條總線(xiàn)與兩塊CPU板相連實(shí)現總線(xiàn)數據傳輸和比較相關(guān)狀態(tài)的交互，輸出信號驅動(dòng)板外安全繼電器模塊實(shí)現對驅動(dòng)單元供電的控制。比較器結構如圖1所示，比較器由如下部分構成：FIFO控制器、FPGA單元、安全動(dòng)態(tài)電路、雙繼電器切換單元、LED指示、地址設置單元。FIFO控制器和FPGA單元由獨立的兩套構成二取二結構，與二取二CPU板相接合。對于二取二比較器的每一部分有獨立的LED指示和總線(xiàn)地址設置單元。安全動(dòng)態(tài)電路和雙繼電器切換單元本身為二取二結構?！　?/p>

 　　數據比較單元

　　數據比較單元實(shí)現兩個(gè)CPU板總線(xiàn)數據的同步、獨立安全校核，由雙套FIFO控制器和雙套FPGA單元構成。FIFO控制器用于實(shí)現主、從CPU板中總線(xiàn)數據到兩個(gè)FPGA的傳輸，其數據存儲空間為8192字節，可完成8k字節以下任意大小的總線(xiàn)數據校核。50萬(wàn)門(mén)級的FPGA通過(guò)內部數字時(shí)鐘管理模塊(Digital Clock Manager，DCM)將外部時(shí)鐘倍頻到40MHz以完成總線(xiàn)數據的高速校核處理。