Vivado震撼來(lái)襲 FPGA進(jìn)入全面可編程時(shí)代

　　4年數百名研發(fā)工程師的夜以繼日，1年100多家客戶(hù)和聯(lián)盟計劃成員的親身測試，4月25日，在外界毫無(wú)征兆的情況下，賽靈思(Xilinx)公司宣布推出全新的Vivado設計套件。Xilinx全球高級副總裁湯立人表示，Vivado不是已有15年歷史的ISE設計套件的再升級(ISE采用的是當時(shí)極富創(chuàng )新性的基于時(shí)序的布局布線(xiàn)引擎)，而是利用多維可拓展的數據模型建立設計實(shí)現流程，面向未來(lái)10年的all Programmable器件開(kāi)發(fā)，在高集成度設計時(shí)代加速設計生產(chǎn)力。

　　我們正在進(jìn)入一個(gè)全面的系統級器件時(shí)代，如Xilinx7系列提供的可拓展式處理平臺(EPP)、堆疊硅片互聯(lián)(SSI)技術(shù)，設計者不僅需要為設計編程定制邏輯，還需要為基于A(yíng)RM、Xilinx處理器的子系統以及I/O等進(jìn)行編程等。

　　賽靈思全球高級副總裁湯立人--Vivado要解決的就是加速生產(chǎn)力的問(wèn)題：加速I(mǎi)P集成，加速實(shí)現，生產(chǎn)力加倍，這就是Vivado發(fā)布的意義!

　　隨著(zhù)設計的日趨復雜化和芯片工藝的進(jìn)步，互聯(lián)和設計擁塞成為了大規模數據運算中延遲的主因。ISE開(kāi)發(fā)套件定義在15年前，那時(shí)，開(kāi)發(fā)者面對的設計規模一般較小，邏輯單元是造成延遲的主要原因，單維的基于時(shí)序布局布線(xiàn)引擎的ISE就能滿(mǎn)足用戶(hù)需求。湯立人介紹說(shuō)，通過(guò)模擬算法隨機確定工具應在什么地方布置邏輯單，用戶(hù)先輸入時(shí)序，算法“盡量”與時(shí)序要求吻合。

　　“去年我們還發(fā)布了ISE 14，雖然通過(guò)補丁升級，ISE還能勉強滿(mǎn)足開(kāi)發(fā)需求，但從長(cháng)遠角度來(lái)看，由于技術(shù)本身的不完善，始終存在弊端”。

　　“5年前，我們就開(kāi)始著(zhù)手改寫(xiě)開(kāi)發(fā)套件。Vivado設計之初，既以系統為中心，采用多維分析布局引擎，從全局進(jìn)行優(yōu)化，同時(shí)實(shí)現最佳時(shí)序、擁塞和走線(xiàn)長(cháng)度三維定義”，湯立人介紹。這樣，工具不僅能夠迅速、決定性地完成上千萬(wàn)門(mén)的布局布線(xiàn)，同時(shí)還能保持始終如一的高結果質(zhì)量。由于它能夠同時(shí)處理三大要素，也意味著(zhù)可以減少重復運行流程的次數。據介紹，將各類(lèi)可編程技術(shù)結合在一起， Vivado開(kāi)發(fā)套件可擴展實(shí)現多達 1 億個(gè)等效 ASIC 門(mén)的設計。

　　在回答記者Vivado與Xilinx ISE開(kāi)發(fā)套件關(guān)系時(shí)，湯立人表示，在7系列以及更早的產(chǎn)品版本中，Xilinx還將堅持不懈的提供ISE技術(shù)支持，而在7系列之后推出的產(chǎn)品則只支持Vivado軟件設計。7系列產(chǎn)品本身兼容Vivado開(kāi)發(fā)環(huán)境，2012年仍在質(zhì)保期內的ISE客戶(hù)可免費獲得Vivado 版本。

　　Vivado產(chǎn)品介紹：

　　Vivado設計套件包括高度集成的設計環(huán)境和新一代系統到 IC 級別的工具，這些均建立在共享的可擴展數據模型和通用調試環(huán)境基礎上。同時(shí)支持廣泛的業(yè)內標準，如AMBA AXI4 互聯(lián)規范、IP-XACT IP 封裝元數據、工具命令語(yǔ)言 (Tcl)、Synopsys 系統約束 (SDC) 等。

　　Vivado將生產(chǎn)力提升到原來(lái)的4倍

　　集成的設計環(huán)境——Vivado 設計套件包括高度集成的設計環(huán)境和新一代從系統到 IC 級的工具，這些均建立在共享的可擴展數據模型和通用調試環(huán)境基礎上。這也是一個(gè)基于 AMBA AXI4 互聯(lián)規范、IP-XACT IP 封裝元數據、工具命令語(yǔ)言 (TCL)、Synopsys 系統約束 (SDC) 以及其它有助于根據客戶(hù)需求量身定制設計流程并符合業(yè)界標準的開(kāi)放式環(huán)境。賽靈思構建的的 Vivado 工具將各類(lèi)可編程技術(shù)結合在一起，能夠可擴展實(shí)現多達 1 億個(gè)等效 ASIC 門(mén)的設計。

　　專(zhuān)注于集成的組件——為了解決集成的瓶頸問(wèn)題，Vivado 設計套件采用了用于快速綜合和驗證 C 語(yǔ)言算法 IP 的 ESL 設計，實(shí)現重用的標準算法和 RTL IP 封裝技術(shù)，標準 IP 封裝和各類(lèi)系統構建模塊的系統集成，模塊和系統驗證的仿真速度提高 了3 倍，與此同時(shí)，硬件協(xié)仿真將性能提升了100倍。

　　專(zhuān)注于實(shí)現的組件——為了解決實(shí)現的瓶頸，Vivado工具采用層次化器件編輯器和布局規劃器、速度提升 了3 至 15 倍，且為 SystemVerilog 提供了業(yè)界最好支持的邏輯綜合工具、速度提升 4 倍且確定性更高的布局布線(xiàn)引擎，以及通過(guò)分析技術(shù)可最小化時(shí)序、線(xiàn)長(cháng)、路由擁堵等多個(gè)變量的“成本”函數。此外，增量式流程能讓工程變更通知單 (ECO) 的任何修改只需對設計的一小部分進(jìn)行重新實(shí)現就能快速處理，同時(shí)確保性能不受影響。最后，Vivado 工具通過(guò)利用最新共享的可擴展數據模型，能夠估算設計流程各個(gè)階段的功耗、時(shí)序和占用面積，從而達到預先分析，進(jìn)而優(yōu)化自動(dòng)化時(shí)鐘門(mén)等集成功能。

　　Vivado 設計套件能幫助客戶(hù)實(shí)現哪些此前無(wú)法實(shí)現的工作?

　　當設計人員在汽車(chē)、消費類(lèi)、工業(yè)控制、有線(xiàn)與無(wú)線(xiàn)通信、醫療等眾多應用中采用新一代“All Programmable”器件來(lái)實(shí)現可編程邏輯或者可編程系統集成時(shí)，Vivado工具有助于提高他們的生產(chǎn)力。尤其是進(jìn)行新一代設計，如上所述，工程師可用 Vivado 工具解決集成和實(shí)現方面存在的諸多生產(chǎn)力瓶頸問(wèn)題。