Altera全新Qsys工具加速FPGA產(chǎn)品上市步伐

　　在FPGA設計領(lǐng)域目前存在著(zhù)三大主要難題：設計規模擴大、設計重用、設計驗證時(shí)間太長(cháng)。這三大難題嚴重影響著(zhù)FPGA設計的效能，將減緩產(chǎn)品由研發(fā)到上市的時(shí)間，是亟需解決的重點(diǎn)問(wèn)題。

　　2012年3月30日，“Altera亞太區采用Qsys實(shí)現系統集成研討會(huì )•北京站”在清華大學(xué)舉行，該活動(dòng)重點(diǎn)介紹了Altera新的系統集成工具Qsys，及其如何通過(guò)Qsys提高設計效能。

　　簡(jiǎn)化設計過(guò)程

　　隨著(zhù)半導體技術(shù)的不斷發(fā)展，由于半導體工藝的不斷提升，器件的集成度也隨之提升，FPGA器件的邏輯密度也急劇增加，因此使得設計開(kāi)發(fā)的規模不斷擴大，復雜度上升。目前，FPGA 器件密度已經(jīng)提高到百萬(wàn)邏輯單元(LE)，因此，設計團隊需要實(shí)現更大更復雜的系統，在更短的時(shí)間內滿(mǎn)足越來(lái)越高的性能需求，傳統的設計模式顯然已經(jīng)跟不上硬件的發(fā)展速度。

　　圖1 Altera Stratix系列FPGA邏輯密度增長(cháng)

　　FPGA設計工作主要包含三個(gè)部分：標準內核、膠合邏輯和定制邏輯。標準內核部分一般采用相應的標準IP進(jìn)行設計，膠合邏輯部分主要是實(shí)現FPGA內部各部分(標準內核、存儲器、定制邏輯等)間的互聯(lián)，定制邏輯則是設計者自主開(kāi)發(fā)實(shí)現差異化的部分。Qsys采用的是系統級開(kāi)發(fā)，通過(guò)片上網(wǎng)絡(luò )架構，可以大幅簡(jiǎn)化設計工作，提高設計效能。Qsys包含多種兼容IP，如PCIe、DDR3、JTAG、UART等，可以把標準內核部分的工作降至最低。Qsys能夠自動(dòng)完成部分諸如接口協(xié)議、存儲器等相關(guān)的繁瑣且容易出錯的集成任務(wù)，極大地提高了設計效率。這樣，Qsys使得設計者可以把大部分的精力都放在定制邏輯部分。


圖2

　　提升設計重用

　　當前半導體行業(yè)內人才流動(dòng)是很大的，現任工程師和將來(lái)的工程師想要重復使用前任工程師曾經(jīng)開(kāi)發(fā)的設計，難度是很大的。在設計重用的過(guò)程中常常會(huì )出現以下問(wèn)題：工程師需要對接口進(jìn)行重新設計;工程師需要為各種修改后的設計提供支持;缺少相應的文檔，使得其它工程師無(wú)法得知接口是如何工作的。

　　圖3 Altera公司亞太區產(chǎn)品市場(chǎng)經(jīng)理謝曉東

　　據Altera公司亞太區產(chǎn)品市場(chǎng)經(jīng)理謝曉東先生介紹，Qsys是業(yè)內首個(gè)提供子系統設計重用的FPGA開(kāi)發(fā)工具。Qsys增強了設計重用功能，提供標準接口如Avalon、AXI3、AXI4等，使得設計者不需要重新設計接口。Qsys提供了組件編輯器來(lái)讓用戶(hù)增強RTL設計，同時(shí)，Qsys還可以自動(dòng)封裝和改進(jìn)用戶(hù)的設計，讓用戶(hù)可以將自己的設計打包為獨立IP，并且首次做到將子系統打包，極大地方便了日后設計重用和共享。

　　圖4 Qsys打包設計便于重復使用

　　加速設計驗證

　　在設計完成之后，通常需要花費大量的時(shí)間對設計進(jìn)行驗證以確保設計的正確性，這一過(guò)程常常超過(guò)了設計本身所花費的時(shí)間。特別是隨著(zhù)設計規模的不斷擴大，驗證的復雜度和難度也迅速膨脹。

　　通過(guò)提取/探測100/1000寄存器的方式進(jìn)行驗證將花費大量的時(shí)間，而Qsys采用了通過(guò)讀寫(xiě)操作的方式進(jìn)行驗證，如圖所示，通過(guò)對地址位置進(jìn)行讀寫(xiě)操作，先確定出現問(wèn)題的模塊，再針對出現問(wèn)題的模塊進(jìn)行更細化的驗證。以這種方式可減少證流程，縮短驗證設計所需的時(shí)間，加快產(chǎn)品上市的步伐。

　　圖5 Qsys同過(guò)讀寫(xiě)操作進(jìn)行設計的驗證