應用于芯片測試平臺的Virtex-6 GTX收發(fā)器設計

　　引言

　　在計算機和工業(yè)系統中，芯片與芯片經(jīng)常需要進(jìn)行高速的數據交換，而高速串行I/O迅速取代傳統的并行I/O正成為業(yè)界的趨勢。隨著(zhù)數據傳輸速率的提高，并行I/O接口面臨著(zhù)諸多挑戰，如信號延時(shí)、接口數據的對齊、引腳過(guò)多以致PCB布線(xiàn)困難等。千兆位(Multi-Gigabit)串行I/O最主要的優(yōu)勢是速度，以本文使用的XC6VLX240T FPGA為例，其GTX單通道速率為600Mbps至6.6Gbps，單片FPGA具有20個(gè)GTX收發(fā)器，可以實(shí)現總帶寬為200Gbps的輸入和輸出。此外，串行接口采用差分信號受噪聲影響小，引腳數少從而簡(jiǎn)化PCB版圖設計，具有更好的電磁兼容和更低的成本。目前除DDR內存外，其他計算機并行I/O基本被串行I/O接口取代，如表1所示。

　　WiGig(Wireless Gigabit，無(wú)線(xiàn)吉比特)聯(lián)盟致力于在60GHz頻段上實(shí)現7Gbps的超高速無(wú)線(xiàn)傳輸，基于IEEE 802.11ad和WiGig 1.1標準，實(shí)現家用高清視頻的無(wú)線(xiàn)傳輸?；赩irtex-6 FPGA的芯片測試平臺需實(shí)現協(xié)議適配層(PAL)功能，并完成FPGA與ASIC間數據流的實(shí)時(shí)傳輸。如果采用并行I/O接口實(shí)現7Gbps數據傳輸，ASIC芯片需要上百只引腳和高速時(shí)鐘，這將給芯片以及PCB版圖設計造成諸多困難，而采用2通道GTX收發(fā)器只需8個(gè)引腳即可實(shí)現10Gbps的數據傳輸。本文設計基于Virtex-6 FPGA和Aurora 8B/10B編解碼的單通道GTX收發(fā)器，以驗證該方案的可行性。

　　芯片測試平臺搭建

　　基于FPGA的芯片測試平臺采用PC—FPGA—ASIC模式，實(shí)現方案如圖1所示。PC端運行PCIe驅動(dòng)程序，通過(guò)PCIe接口與FPGA通信，完成源文件的導入導出;GUI圖形界面用于配置ASIC芯片并監視傳輸速率。Xilinx ML605開(kāi)發(fā)板完成PCIe協(xié)議，通過(guò)IIC總線(xiàn)配置ASIC芯片;實(shí)現協(xié)議適配層(PAL)功能，將來(lái)自上位機的源文件轉化為符合IEEE 802.11ad標準的數據流，并通過(guò)GTX收發(fā)器傳輸至60GHz ASIC芯片。ML605開(kāi)發(fā)板的FMC HPC和LPC接口為測試平臺子卡的設計留下足夠的空間。如圖1虛線(xiàn)所示，在接入ASIC芯片之前，測試平臺應實(shí)現兩片FPGA芯片之間的數據傳輸。