評Xilinx的28nm從三重氧化物到HIGH-K

　　皮墊太薄了換特氟龍

　　當集成電路進(jìn)入28nm節點(diǎn)的時(shí)候，尺寸實(shí)在是太小了，柵極已經(jīng)薄到只剩幾個(gè)原子的厚度，就算是弄上3層，仍然嫌薄， 因此，要另辟蹊徑。

　　水龍頭解決這個(gè)問(wèn)題的辦法仍然很簡(jiǎn)單：不用皮墊了，咱換個(gè)高防水性的材料，很薄的一層，但就是很管用，比如特氟隆什么的。果然問(wèn)題圓滿(mǎn)解決。

　　可是問(wèn)題又來(lái)了，特氟隆和龍頭中間的鐵旋鈕連接不太好，怎么辦?干脆，吧中間的鐵旋鈕換成銅的，就解決了。 銅本身比較致密，防水性本來(lái)就好，加上特氟隆，效果果然棒極了。

　　在集成電路中，剛才用水龍頭作比喻的高防水性，對應的就是介電常數K，高介電常數，就是所謂的高K，HIGH-K，金屬柵極，即是metal gate, 合起來(lái)，就是HKMG. 這樣，HIGH-K材料+金屬柵極， 就完全取代了二氧化硅氧化物+多晶硅柵極。用水龍頭作比方，就是特氟隆皮墊加銅旋鈕。

　　這個(gè)改變可不得了，革命性的，令人頭痛的柵極漏電一下子減少了100倍。要知道，這個(gè)柵極漏電乘以晶體管數目永遠是個(gè)很大的數，是靜態(tài)功耗的重要組成部分。 這部分的漏電如果減少了100倍，28nm FPGA的容量雖然翻倍了，仍然可以做到功耗減半。

　　HIGH-K的比較圖：

　　TSMC的艱難研發(fā)

　　HIGH-K這個(gè)工藝， INTEL早在45nm這個(gè)節點(diǎn)就搞定并采用了， TSMC雖然在芯片代工領(lǐng)域一直做得不錯，可比起INTEL，還是差那么一點(diǎn)點(diǎn)。 因此TSMC放棄了在45nm這個(gè)節電采用HIGH-K工藝，也使得在這個(gè)節點(diǎn)上，甚至沒(méi)有掌握三層氧化物這樣方法的公司被靜態(tài)功耗奇大無(wú)比的某款芯片折磨得抓狂，良率一直無(wú)法提高。

　　盡管如此，TSMC堅持在HIGH-K工藝上的投入，使得它在與其他芯片代工廠(chǎng)在28nm節點(diǎn)的爭奪中，開(kāi)始占據先機。

　　可編程勢在必行

　　在28nm節點(diǎn)，由于尺寸的進(jìn)一步縮小，使得需要維持開(kāi)關(guān)的核心電壓降低，會(huì )降低動(dòng)態(tài)功耗，這是天大的好事，再加上HIGH-K的對柵極靜態(tài)漏電革命性的減少，使得FPGA 目前的短板 “功耗“，與ASIC相比，有了質(zhì)的提高， 因此，可以預計，2012年以后，FPGA大行其道，成為電子設計的絕對主流, 實(shí)現賽靈思提出的“可編程勢在必行“的目標并不僅僅是市場(chǎng)炒作。

　　學(xué)術(shù)化語(yǔ)言的版本

　　喜歡進(jìn)一步深入研究的，請參閱本文的學(xué)術(shù)化語(yǔ)言版本，如下：

　　半導體工藝不斷細化的一個(gè)顯著(zhù)好處是芯片的動(dòng)態(tài)功耗不斷下降。因為可以采用更低的工作電壓，此外更小的尺寸有助于減小芯片內部分布電容。但在另一方面，由于晶體管體積的縮小，包括門(mén)極(柵極)泄漏電流以及源-漏泄漏電流在內的靜態(tài)泄漏卻在逐漸增加，因此帶來(lái)的功耗成了一大頑疾。門(mén)極泄漏就是電子穿過(guò)阻止其運動(dòng)的絕緣層產(chǎn)生的泄漏電流。而在晶體管處于關(guān)斷狀態(tài)時(shí)，仍會(huì )有少量電子從源極向漏極流動(dòng)，這就是源-漏泄漏。早在2004年，Intel發(fā)現因靜態(tài)泄漏導致的功耗已占到芯片總功耗的25%。進(jìn)入65nm之后，隨著(zhù)管子體積的縮小，標準薄氧化層晶體管的靜態(tài)泄漏急劇增大。為了同時(shí)實(shí)現高密度和低漏電流，業(yè)界各方面都在不懈努力研究各種減少泄漏電流的方法。一種稱(chēng)為三重門(mén)極氧化層(triple-oxide)技術(shù)的工藝通過(guò)有選擇地增加門(mén)極氧化層厚度來(lái)減少泄漏電流，同時(shí)又不犧牲性能。盡管這三重門(mén)極氧化層仍很薄，但這些晶體管的確展現出比標準薄氧化層晶體管更低的漏電流。Intel公司則推出了針對45nm技術(shù)的HK+MG晶體管。所謂HK(High-K)就是采用相對二氧化硅而言具有很高絕緣常數的材料，它可在晶體管的門(mén)極和通道間產(chǎn)生一個(gè)強大的場(chǎng)效應，并呈現出很高的電子絕緣特性。采用金屬門(mén)MG (Metal Gate)還能增強門(mén)的場(chǎng)效應。因此，HK+MG組合有助于顯著(zhù)減少漏電流，增加門(mén)電容和驅動(dòng)電流。

　　賽靈思可編程平臺開(kāi)發(fā)全球高級副總裁 Victor Peng 指出：“在 28 納米這個(gè)節點(diǎn)上，靜態(tài)功耗是器件總功耗的重要組成部分，有時(shí)甚至是決定性的因素。由于提高可用系統性能和功能的關(guān)鍵在于控制功耗，因此為了實(shí)現最高功效，首先必須選用適合的工藝技術(shù)。我們選擇了臺灣半導體制造有限公司 (TSMC)和三星(Samsung)的高介電層/金屬閘 (high-k metal gate)高性能低功耗工藝技術(shù)，以使新一代 FPGA 能最大限度地降低靜態(tài)功耗，確保發(fā)揮28 納米技術(shù)所帶來(lái)的最佳性能和功能優(yōu)勢。”

　　與標準的高性能工藝技術(shù)相比，高性能低功耗工藝技術(shù)使得 FPGA 的靜態(tài)功耗降低了 50%，較低的靜態(tài)功耗可讓賽靈思向客戶(hù)交付業(yè)界功耗最低的 FPGA，且比前代器件的總功耗減少 50%。同時(shí)，新一代開(kāi)發(fā)工具通過(guò)創(chuàng )新時(shí)鐘管理技術(shù)可將動(dòng)態(tài)功耗降低 20%，而對賽靈思業(yè)界領(lǐng)先的部分重配置技術(shù)的增強，將幫助設計人員進(jìn)一步降低33%的功耗和系統成本。