FPGA入門(mén)知識

　　外部輸入信號可以通過(guò)IOB模塊的存儲單元輸入到FPGA的內部，也可以直接輸入FPGA 內部。當外部輸入信號經(jīng)過(guò)IOB模塊的存儲單元輸入到FPGA內部時(shí)，其保持時(shí)間(Hold Time)的要求可以降低，通常默認為0。

　　為了便于管理和適應多種電器標準，FPGA的IOB被劃分為若干個(gè)組(bank)，每個(gè)bank的接口標準由其接口電壓VCCO決定，一個(gè)bank只能有 一種VCCO，但不同bank的VCCO可以不同。只有相同電氣標準的端口才能連接在一起，VCCO電壓相同是接口標準的基本條件。

　　2. 可配置邏輯塊(CLB)

　　CLB是FPGA內的基本邏輯單元。CLB的實(shí)際數量和特性會(huì )依器件的不同而不同，但是每個(gè)CLB都包含一個(gè)可配置開(kāi)關(guān)矩陣，此矩陣由4或6個(gè)輸入、一些 選型電路(多路復用器等)和觸發(fā)器組成。開(kāi)關(guān)矩陣是高度靈活的，可以對其進(jìn)行配置以便處理組合邏輯、移位寄存器或RAM。在Xilinx公司的FPGA器件中，CLB由多個(gè)(一般為4個(gè)或2個(gè))相同的Slice和附加邏輯構成，如圖1-3所示。每個(gè)CLB模塊不僅可以用于實(shí)現組合邏輯、時(shí)序邏輯，還可以配置為分布式RAM和分布式ROM。

　　圖1-3 典型的CLB結構示意圖

　　典型的CLB結構示意圖

　　Slice是Xilinx公司定義的基本邏輯單位，其內部結構如圖1-4所示，一個(gè)Slice由兩個(gè)4輸入的函數、進(jìn)位邏輯、算術(shù)邏輯、存儲邏輯和函數復用器組成。算術(shù)邏輯包括一個(gè)異或門(mén)(XORG)和一個(gè)專(zhuān)用與門(mén)(MULTAND)，一個(gè)異或門(mén)可以使一個(gè)Slice實(shí)現 2bit全加操作，專(zhuān)用與門(mén)用于提高乘法器的效率;進(jìn)位邏輯由專(zhuān)用進(jìn)位信號和函數復用器(MUXC)組成，用于實(shí)現快速的算術(shù)加減法操作;4輸入函數發(fā)生 器用于實(shí)現4輸入LUT、分布式RAM或16比特移位寄存器(Virtex-5系列芯片的Slice中的兩個(gè)輸入函數為6輸入，可以實(shí)現6輸入LUT或 64比特移位寄存器);進(jìn)位邏輯包括兩條快速進(jìn)位鏈，用于提高CLB模塊的處理速度。

　　圖1-4 典型的4輸入Slice結構示意圖

　　典型的4輸入Slice結構示意圖