基于FPGA的高速通道校正實(shí)現

前言

        當今社會(huì )無(wú)線(xiàn)通信迅猛發(fā)展，無(wú)線(xiàn)通信用戶(hù)激增，要解決通信系統容量、帶寬限制等這些嚴重問(wèn)題的一個(gè)關(guān)鍵技術(shù)就是多天線(xiàn)通信技術(shù)。這項技術(shù)的使用能大幅度地提高無(wú)線(xiàn)通信系統的頻譜效率和鏈路可靠性，與單天線(xiàn)系統相比，用多天線(xiàn)系統發(fā)射和接收信號能獲得陣列增益(或稱(chēng)波束形成增益)、分集增益、多路復用增益和干擾抑制等優(yōu)勢。然而多天線(xiàn)技術(shù)帶來(lái)諸多優(yōu)勢的同時(shí)會(huì )不可避免地引起通道不一致性問(wèn)題[1]。在實(shí)際工程應用中，陣列接收機的多個(gè)通道由于PCB(印制電路板)走線(xiàn)長(cháng)度不等、通道特性存在差異等硬件的非理想因素，導致多個(gè)通道接收到的信號存在差異，典型情況為多通道信號存在相位差，通道校正即通過(guò)通道校正算法，將多通道信號進(jìn)行修正，使其差異縮小為一個(gè)可接收范圍。

        本文在現代通信系統數據傳輸速度極大提高的背景下，提出一種基于Xilinx  Virtex-5 FPGA的高速通道校正的實(shí)現方案，通過(guò)使用可靠的片內高速串并轉換器ISERDES[2-3]，將8路800MHz輸入信號轉換為32路200MHz信號，進(jìn)一步完成通道校正系數計算、加權求和等操作，從而實(shí)現800MHz的通道校正實(shí)現。

降低信號處理速度方法

        由于FPGA內部集成的乘法器、加法器等IP CORE(知識產(chǎn)權核)運算速度最高僅有550MHz[3]，在實(shí)際應用中為保證運算的穩定性，一般采取低于300MHz的運算速度，要實(shí)現速度高達800MHz的運算速度，必須使用降低數據速率的方法。本文中使用賽靈思(Xilinx)公司在其產(chǎn)品Virtex-5中集成的高速串并轉換器(ISERDES)，它是為需要高速數據采集等應用開(kāi)發(fā)的專(zhuān)用模塊，能夠提供高速的I/O處理能力，不受FPGA內部資源的限制，不占用系統邏輯資源[2]。通過(guò)對ISERDES各參數端口進(jìn)行配置，使其滿(mǎn)足實(shí)際應用，本文實(shí)現將800MHz的輸入數據實(shí)現1:4串并轉換，并行輸出的數據速率為200MHz。


        整個(gè)系統結構框圖如圖1所示。系統包括：串并轉換、計算通道校正系數、加權求和三個(gè)子模塊構成。