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在賽靈思FPGA設計中保留可重復結果

作者: 時(shí)間:2011-04-29 來(lái)源:電子產(chǎn)品世界 收藏

  有關(guān)區域組平面布局規劃的更多信息,請參閱 UG632 《PlanAhead用戶(hù)指南》 (h t t p : / / w w w . x i l i n x .com/suppor t /documentat ion/sw_ma n u a l s / x i l i n x 1 1 /Pl a nAh e a d _UserGuide.pdf)以及 UG633 《平面布局方法指南》 (http://www.xi l inx.com/support/documentation/sw_manuals/xilinx12_1/Floorplanning_Methodology_Guide.pdf) 。

本文引用地址:http://dyxdggzs.com/article/119148.htm

  塊、模塊與路徑定位Block RAM、FIFO、DSP、DCM 以及全局時(shí)鐘資源等核心器件的定位往往有助于實(shí)現可重復性。其最佳做法是著(zhù)眼于良好布局,同時(shí)采用相關(guān)設計知識布局規劃??梢圆捎?reportgen – clock_regions design.ncd 創(chuàng )建相關(guān)報告。PlanAhead 軟件能夠鎖定關(guān)鍵模塊的全部布局信息。在下一輪中,實(shí)施布局保持不變,但是并不保存布線(xiàn)信息。有關(guān) PlanAhead 軟件定位約束條件的更多信息,請參閱 UG632 《PlanAhead 用戶(hù)指南》 、UG633 《平面布局規劃方法指南》以及相關(guān) PlanAhead 手冊的 “設計的平面布局規劃”章節。

  如果鎖定整個(gè)模塊影響過(guò)大,則可以在 PlanAhead 軟件中鎖定某條關(guān)鍵路徑。但是使用該方法時(shí)應當慎之又慎。如果某條具體路徑導致某種主要問(wèn)題,最好通過(guò)修改 HDL 來(lái)解決時(shí)序問(wèn)題。否求。賽靈思 SmartGuide ™ 技術(shù)是另一種維持可重復結果的選擇,最適合不強求最高 QoR 或最高利用率的設計。如果設計保存和 SmartGuide 技術(shù)都不適用于一種設計,則可以采用 SmartXplorer或 PlanAhead 軟件策略維護時(shí)序。

  對于 QoR 需求較高的設計, 有一些高級實(shí)現選項可以幫助維持時(shí)序??刂评寐释蔷S持可重復結果的關(guān)鍵。隨著(zhù)設計規模增大,維持可重復結果的難度也隨之提高。整個(gè)設計階段始終采用相同軟件版本有助于實(shí)現可重復結果。

  設計保存

  PlanAhead 中的設計保存流程采用分區,這是能夠保證可重復結果的唯一驗證相關(guān)位置是否適當。在定位這些BRAM、FIFO 與 DSP 器件時(shí)需要考慮到控制信號和數據流 (總線(xiàn)校準) ??梢栽谙嚓P(guān) .map 報告文件中找到用于定位現有設計的時(shí)鐘域的約束條件。保持相同的時(shí)鐘域可以防止布局器 (Placer) 修改時(shí)鐘域分區,因為后者會(huì )改變設計的則, 應限制使用具體時(shí)序路徑定位。

  實(shí)現選項

  實(shí)現工具中的多種選項都可以改進(jìn)可重復性?;诜謪^的設計保存是保存實(shí)現方案的最佳方法,但是它并不適合于所有的設計而且確實(shí)存在 HDL 設計要方法。設計保存的主要目的是保持模塊性能的一致性,以減少時(shí)序收斂階段花費的時(shí)間。另外,它還要求用戶(hù)盡可能遵從良好設計實(shí)踐。

  分區可以保存之前實(shí)現的設計的不變部分。如果分區網(wǎng)表保持不變,則實(shí)現工具可以采用復制 - 粘貼過(guò)程保證保存該分區的實(shí)現數據。通過(guò)保存實(shí)現結果,分區可以讓你在不影響已保存部分的情況下實(shí)現修改后的設計部分。在圖2 中,紅色模塊已經(jīng)修改并且得到實(shí)現,而剩下的模塊已鎖定到位。

  在 12.1 版和未來(lái)版本中, PlanAhead軟件和命令行工具將支持設計保存功能。如欲了解更多信息, 請參閱 WP362 《基于設計保存的可重復結果》 (http://www.xilinx.com/support/documentation/white_papers/wp362.pdf ) 與 UG748 《分層設計方法指南》 (http://www.xilinx.com/support/documentation/sw_manuals/xilinx12_1/Hierarchical_Design_Methodology_Guide.pdf)。

  SmartGuide 技術(shù)

  SmartGuide 技術(shù)在執行實(shí)現方案時(shí)采用之前的實(shí)現結果作為起點(diǎn),其主要目的是減少運行時(shí)間??梢赃w移引導布局與布線(xiàn)或者同時(shí)遷移二者,以便完成設計的布線(xiàn)或滿(mǎn)足時(shí)序要求。SmartGuide 技術(shù)最適合不強求 QoR 或利用率的設計。

  以前版本的工具配套提供精準引導(exact guide) 和杠桿 (leveraged) 引導。通常情況下,精準引導方法過(guò)去會(huì )造成不可路由的設計。如果需要準確保存,則建議流程是設計保存。SmartGuide 技術(shù)可替代杠桿引導。

  設 計 人 員 經(jīng) 常 詢(xún) 問(wèn) 是 使 用Smar tGuide 技術(shù)還是分區技術(shù),答案取決于在設計流程中所處位置。



關(guān)鍵詞: Xilinx FPGA

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