在賽靈思FPGA設計中保留可重復結果

　　高扇出信號

　　高扇出信號通常會(huì )成為設計中的決定因素。即使大部分綜合工具支持扇出控制，在 HDL 中復用這些信號來(lái)得到可重復性更高的結果也是明智之舉。設計人員應該把這種策略和指令結合起來(lái)，以確保綜合工具不會(huì )移除這些重復信號。如果一個(gè)高扇出信號位于邏輯頂層，則可以復用該信號，然后用單獨信號驅動(dòng)每一個(gè)頂層模塊。

　　如果綜合工具扇出控制不能得到預期結果并且無(wú)法修改 HDL，那么在BRAM 的 MAP 邏輯中采用寄存器復用約束條件以及最高扇出約束條件，往往會(huì )產(chǎn)生比綜合更好的寄存器復用選擇。更多相關(guān)信息，請參閱 《約束條件指南》(UG625) 中的 MAX_FANOUT。做為一個(gè)常見(jiàn)的調試問(wèn)題，跨越層級時(shí)保持一致的信號名稱(chēng)更便于追蹤存在問(wèn)題的路徑。如果信號名稱(chēng)經(jīng)常改變，則很難追蹤時(shí)序報告和其它調試輸出。把信號方向放入所有模塊或實(shí)體的端口定義中也有所裨益。

　　綜合優(yōu)化

　　綜合會(huì )對可重復結果產(chǎn)生巨大影響。如果從綜合過(guò)程得不到最佳輸出網(wǎng)表，就無(wú)法在實(shí)施工具中產(chǎn)生理想條件。設計人員可以采用多種綜合技術(shù)幫助改善實(shí)施結果。

　　在執行綜合時(shí)采用時(shí)序約束條件至關(guān)重要。用戶(hù)往往會(huì )在綜合過(guò)程中過(guò)度約束，然后在賽靈思實(shí)施工具中放寬時(shí)序約束條件。這樣可以增加綜合工具負擔， 從而減輕實(shí)施工具的負擔。

　　接下來(lái)使用綜合工具產(chǎn)生的時(shí)序報告。如果一條路徑在綜合與實(shí)施過(guò)程中無(wú)法滿(mǎn)足時(shí)序要求，則可以修改 HDL或綜合選項，以便在綜合之后滿(mǎn)足時(shí)序要求。這樣可以在實(shí)施階段節約時(shí)間。

　　在綜合過(guò)程中得到可重復結果是在實(shí)施工具中得到可重復結果的最佳途徑。大多數綜合工具支持自下而上的流程，其為設計的頂層以及各個(gè)下層模塊建立了獨立綜合項目。用戶(hù)可以根據HDL 變更情況控制更新網(wǎng)表。大多數商用綜合工具都具有增量流程。

　　平面布局規劃的重要性

　　平面布局規劃把組件定位到設計中的一個(gè)具體位置或者范圍。這可以減少布局變化，從而提高設計的可重復性。通過(guò)平面布局規劃或者采用位置約束 （或兼而用之）通?？梢詫?shí)現更高的性能。

　　也就是說(shuō)，糟糕的平面布局規劃或位置約束會(huì )導致無(wú)法達到時(shí)序要求。平面布局規劃有一定技術(shù)含量，要求具備工具和設計方面的高級知識。你可以采用符合時(shí)序要求的實(shí)施結果做為指導原則來(lái)創(chuàng )建理想的布局。

　　如果主板需求是選擇引腳布局的

　　主要因素，FPGA 實(shí)施工具可能很難獲得時(shí)序維持可重復結果。但是設計人員可以借助多種有助于實(shí)現可重復性的技巧。

　　首先要清楚數據流。比如，數據會(huì )從中心 I/O 流向側 I/O?？梢园雅c總線(xiàn)相關(guān)的所有引腳保持在 FPGA 的同一領(lǐng)域，以此限制控制信號的布線(xiàn)距離。I/O總線(xiàn)控制信號布置在相關(guān)地址與數據總線(xiàn)附近。需要一起優(yōu)化的信號應當布置在一起。如果更關(guān)注主板布線(xiàn)，則在 I/O上利用流水線(xiàn)技術(shù)優(yōu)化寄存器有助于改進(jìn)引腳布局差強人意的 FPGA 布線(xiàn)。

　　區域組平面布局規劃

　　區域組平面布局規劃是一種高級平面布局規劃技術(shù)，其定義了模塊在FPGA 之內的位置。雖然該技術(shù)易于使用， 但常常被誤用， 從而導致所解決的問(wèn)題比所造成問(wèn)題更多這一糟糕平面布局結果。有一些出色平面布局規劃的總體指導原則可以幫助您避免走入上述誤區。應當使所有區域組保持相似的利用率。比如，應避免讓一個(gè)分組利用率達到 60% 而讓另一個(gè)達到 99%。不要重疊區域組。唯一的例外情況是，如果兩個(gè)不同的區域組具有需要布置在一起的某些邏輯單元 , 則允許重疊 CLB 的一、兩行或列。此時(shí)用戶(hù)負責確保為兩個(gè)區域組約束提供足夠資源。

　　如果需要把設計的兩個(gè)不同邏輯部分放在相同物理位置，則應當把它們放入同一個(gè)區域組。一般允許一層嵌套，也就是父區域組中的一個(gè)子區域組。如果一個(gè)大區域組里的一小部分需要布置到某個(gè)狹窄區域， 則需要上述分層。僅對設計中的關(guān)鍵部分進(jìn)行平面布局規劃而讓相關(guān)工具決定非關(guān)鍵邏輯的布局非常重要。連接到固定資源 （如 I/O、收發(fā)器或處理器塊）的邏輯可能會(huì )從平面布局規劃中受益?？梢圆捎庙樌麑?shí)施的結果做為準則來(lái)確定布局或時(shí)序問(wèn)題。諸如賽靈思 PlanAhead ™軟件 （圖 1）和時(shí)序分析器等工具有助于可視化顯示相關(guān)問(wèn)題。

　　盡可能減少各個(gè)全局時(shí)鐘所用區域數量以及各個(gè)區域的時(shí)鐘 （區域與全局）數量一般會(huì )有所裨益。如果您準備為某個(gè)時(shí)鐘域的增加更多邏輯，切勿過(guò)度約束，而應當進(jìn)行相應規劃。如果某個(gè)時(shí)鐘域的時(shí)鐘全部投入使用，則很難找到有效布局。而 PlanAhead 軟件所提供的對齊時(shí)鐘域功能可以簡(jiǎn)化上述平面布局規劃工作。對于擁有 10 多個(gè)時(shí)鐘域的Virtex® FPGA 設計而言，當前實(shí)施方案所用的時(shí)鐘域位于 .map 報告文件中， 同時(shí)還附帶了 UCF 約束條件。