粒子探測器讀出電路數字濾波器設計

　　H4(z)的實(shí)現結構

　　對于模塊H4(z)，它包括了一個(gè)比例因子，積分器單元和一個(gè)延遲單元，它的結構很簡(jiǎn)單，可以采用如()1Hz同樣的結構，即直接Ⅱ型的轉置形式，這樣可以把積分器和延遲單元放入同一個(gè)結構，可以減少一個(gè)延遲單元;另外可以調整濾波器增益G的值使得比例因子Gk的值為2-n，這樣，可以通過(guò)數據轉換的方法來(lái)實(shí)現除法，例如，如果積分器的輸出是20位，而通過(guò)數據轉換只取其高14位作為濾波器的輸出，那么就相當于除以64了，這樣就不需要除法器或者是乘法器這樣的運算單元來(lái)實(shí)現了，而且這只是改變了濾波器的增益，對濾波器的性能沒(méi)有影響。

　　實(shí)驗結果

　　本文所介紹的數字梯形濾波器設計經(jīng)過(guò)FPGA驗證，實(shí)現了正確的功能。圖5是實(shí)際測量得到的輸入輸出波形圖，圖中上方波形是前級模擬放大器的輸出波形，它經(jīng)過(guò)ADC量化后

　　圖5 示波器采集的實(shí)驗系統的輸入輸出波形輸入數字濾波器，下方的波形即是經(jīng)過(guò)本文設計處理后輸出梯形濾波結果再由DAC恢復出的模擬波形。

　　結語(yǔ)

　　本文實(shí)現了數字譜儀系統中常用的梯形濾波算法的結構設計，通過(guò)采用最佳濾波器結構以減小所需要的運算單元和延遲單元，并保證其在有限精度運算時(shí)性能不受到影響。通過(guò)采用延遲數可調的延遲單元模塊，可以改變梯形濾波器上升時(shí)間和平頂時(shí)間的寬度，以適應不同的噪聲環(huán)境，最后通過(guò)FPGA驗證了數字梯形濾波器結構設計的正確性。