高速高精度流水線(xiàn)模數轉換器的設計
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第二版芯片所做改進(jìn)及測試結果
本文引用地址：http://dyxdggzs.com/article/112970.htm第二版芯片對第一版芯片參考電壓電路的版圖進(jìn)行了修正，如圖5所示，本來(lái)第1級DAC的參考電壓是從節點(diǎn)2和3引入的，現在改成從第2級的參考電壓上接入，即從節點(diǎn)1和4上接入，這樣ADC各級電路DAC的參考電壓均相等。
如圖6所示，在15.5MHz輸入信號頻率和20MHz采樣率下測得DNL和INL分別為-0.22/+0.21LSB和-0.62/+0.46LSB.
圖7是在15.5MHz輸入，100MHz采樣率的情況下測得的32768點(diǎn)FFT頻譜圖，由圖可知，SFDR達到了79.8dBc，SNDR為65.1dB，有效位數ENOB為10.5bit。
圖8給出了SFDR和SNDR隨采樣率變化的值，在2.41MHz輸入信號時(shí)，SFDR在100MHz采樣率范圍內均保持在86dBc以上，而ENOB均大于10.9bit;對于15.5MHz的輸入信號，SFDR保持在78dBc以上，而ENOB從50MHz采樣率時(shí)的10.8bit降到了100MHz采樣率時(shí)的10.5bit。
圖9是該芯片的顯微照片，表1列出了第二版芯片的關(guān)鍵指標。
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