用PLD簡(jiǎn)化邊界掃描測試

　　解決特殊要求

　　在掃描鏈中的一些器件通常有特殊的要求。例如，一塊電路板上可能同時(shí)擁有ASIC / ASSP器件和可編程邏輯器件。ASIC / ASSP器件只能夠工作在一個(gè)模式，要么是主模式，要么是從模式。通常根據對JTAG主方的用戶(hù)輸入，需要邊界掃描控制器從一種模式切換到其他的模式。同樣，往往通過(guò)JTAG接口對可編程邏輯器件進(jìn)行配置，有可能需要實(shí)現自定義邏輯，對兩個(gè)不同的JTAG主方進(jìn)行選擇，一個(gè)用于測試，而另外一個(gè)用于對可編程邏輯器件進(jìn)行配置。有一些特殊要求的實(shí)例，根據個(gè)案情況必須采取不同的管理方法，而且往往需要額外的外部硬件。

　　針對邊界掃描控制的基于A(yíng)SSP的解決方案

　　設計人員通常用ASSP來(lái)應對以上所述的挑戰。 ASSP改進(jìn)了大型電路板上的故障檢測和隔離，不再把較長(cháng)的掃描鏈路劃分成更小的鏈路。但是，仍然存在著(zhù)許多與使用ASSP相關(guān)的問(wèn)題：

　　ASSP不能去除使用電壓轉換器， ASSP有固定的電平，不支持較新的低電壓I / O接口。因此仍然需要電壓轉換器。

　　ASSP并不能去除需要緩沖， ASSP有固定的端口，這意味著(zhù)在較大的子鏈路上仍然會(huì )觀(guān)察到偏移效應。

　　自定義的單芯片解決方案并不可行 - ASSP需要額外的邏輯來(lái)解決特殊的要求。

　　ASSP需要大量的人工干預，這些解決方案中，設計人員必須改變電路板的跳線(xiàn)設置，添加或刪除子鏈路。因此需要大量的人工干預，以便進(jìn)行調試和生產(chǎn)測試。

　　針對邊界掃描控制的基于PLD的解決方案

　　現在很多設計人員在大的電路板上使用PLD實(shí)現邊界掃描控制。在一個(gè)典型的可編程邏輯器件的邊界掃描控制應用中，設計人員在PLD中實(shí)現多邊界掃描端口連接器。將多個(gè)端口掃描連接在一起的關(guān)鍵是將一個(gè)長(cháng)的掃描鏈路劃分成更小的子鏈鏈路。將長(cháng)掃描鏈路劃分成更小的子鏈路，通過(guò)軟件控制添加或刪除子鏈路，這樣使得故障檢測和隔離更加容易。有特殊要求的器件可以放置到單獨的子鏈路，使復雜的系統變成簡(jiǎn)單的測試。為了改進(jìn)測試時(shí)間，設計人員經(jīng)常將慢的器件放至單獨的子鏈路，針對較慢的和更快的子鏈路，使用不同的測試時(shí)鐘。

　　現代PLD擁有多個(gè)I/ O bank，可單獨配置以支持I/O工作在不同的電壓。例如，萊迪思半導體公司的MachXO PLD具有能夠放置LVCMOS輸入到任何I / O bank的功能，因此可以方便地通過(guò)可編程邏輯器件實(shí)現電壓轉換。

　　針對LVCMOS輸出，一些PLD提供能夠調整驅動(dòng)強度的功能。設計人員利用這個(gè)功能來(lái)增加高扇出控制信號的驅動(dòng)能力。通過(guò)將長(cháng)的掃描鏈路分成較短的子鏈路，以及增加高扇出信號的驅動(dòng)強度，設計人員去除了緩沖控制信號。這可以簡(jiǎn)化電路板的布局，因為電路板設計人員不必構建精確的偏移匹配網(wǎng)絡(luò )來(lái)分配高扇出信號。同樣，通過(guò)減少電壓轉換和連接要求，設計人員可以降低對電路板面積的要求，使得布線(xiàn)有更大的余地。

　　PLD用于邊界掃描控制的電路板通常包括FPGA。使用JTAG接口對FPGA進(jìn)行配置時(shí)，設計人員還在執行邊界掃描控制的可編程邏輯器件中實(shí)現了復用器邏輯。這提供了一個(gè)更大的系統集成度。通過(guò)去除電壓轉換器、緩沖器和實(shí)現定制解決方案的額外邏輯，可編程邏輯器件提供比ASSP成本更低的解決方案。通過(guò)JTAG主方軟件，可控制添加和刪除子鏈路，因此減少了人工干預。

　　邊界掃描控制器的應用

　　圖3展示了可編程邏輯器件用于邊界掃描控制應用的實(shí)例。在這個(gè)例子中，萊迪思的MachXO – 640器件用來(lái)實(shí)現多邊界掃描端口連接器，在16個(gè)子鏈路中將142個(gè)器件連接在一起。該MachXO器件還實(shí)現了多路邏輯，可以在測試接口和配置接口之間進(jìn)行選擇。在同一個(gè)PLD中，其余的查找表被用來(lái)實(shí)現額外的用戶(hù)邏輯。