三十二通道掃描PCI數據采集模塊設計

　　引言

　　數據采集模塊是自動(dòng)測試系統中的主要功能模塊之一，在光譜分析、醫療成像等領(lǐng)域，通常需要組建多時(shí)基、多通道虛擬儀器系統，有些領(lǐng)域要求輸入信號頻率并不高，從幾赫茲到幾百赫茲。對于不同頻率范圍的信號，通常要求的采樣率也不同。有時(shí)為了配合信號處理算法，甚至要求采樣率可以在一定范圍內隨意設定。這些應用通常要求多個(gè)通道循環(huán)掃描采集，甚至是差分單端方式可選擇的輸入，對于不同的應用還要求增益的可變性。針對這些要求，本文介紹了一種三十二通道掃描數據采集模塊的設計方案。該方案最高采樣率為200KSa/s，存儲深度IM×16bit ，垂直分辨率16bit，增益可編程為1、2、5、10、100五個(gè)等級的PCI數據采集模塊的設計與實(shí)現。

　　總體設計方案的確定

　　根據上述系統的技術(shù)指標，本設計硬件電路主要包括信號調理電路、信號輸入方式選擇電路、程控增益電路、A/D轉換、數據存儲、觸發(fā)控制以及PCI接口幾個(gè)部分。三十二個(gè)通道的模擬信號經(jīng)過(guò)信號調理電路使信號的帶寬、峰值和偏置電壓等達到ADC的輸入信號要求后，經(jīng)過(guò)單端變差分的轉換(前端也可以是直接輸入的三十二路差分信號)，通過(guò)多路開(kāi)關(guān)選擇輸入的多種方式，再通過(guò)兩級可編程增益儀用放大器進(jìn)行增益的控制，然后進(jìn)入ADC把模擬信號轉換成相應的數字信號。邏輯控制單元在接收到采集命令后，根據相應的觸發(fā)方式啟動(dòng)ADC進(jìn)行采樣，采樣得到的數據通過(guò)FPGA內部FIFO直接發(fā)送到上位機處理或者存儲到高速的靜態(tài)RAM中以便歷史顯示。三十二個(gè)通道共享RAM最大的采樣速率是200KSa/s，那么連續采樣存儲時(shí)間最大可以達到4s。上位機通過(guò)32位的數據總線(xiàn)，采用查詢(xún)、中斷或者DMA方式將采集的數據讀取到內存中進(jìn)行后期的數據處理和分析?；窘Y構如圖1所示。

信號調理電路設計

　　本設計信號調理電路包括輸入方式選擇電路和增益選擇電路。將經(jīng)過(guò)前端模塊調理電路變成的三十二路差分信號(或者直接從接口輸入的三十二路差分信號)通過(guò)低導通阻抗、低泄漏電流、帶過(guò)壓保護的多路模擬開(kāi)關(guān)切換成一路差分通道，再通過(guò)普通運放構成的電壓跟隨器進(jìn)行阻抗變換，避免后級的多路開(kāi)關(guān)的導通阻抗影響前級電路。多路開(kāi)關(guān)選擇DG408，它是八選一多路開(kāi)關(guān)，具有較低的導通阻抗和低功耗、低泄漏電流。通過(guò)八個(gè)DG408把三十二通道的差分輸入變換成四通道的差分輸入，再通過(guò)一個(gè)DG409(4路差分開(kāi)關(guān))，將輸入信號變成一路差分輸入，然后再經(jīng)過(guò)一個(gè)DG409選擇信號的輸入方式，通過(guò)這樣的電路能實(shí)現四種輸入方式：零輸入、單端正極輸入、單端負極輸入和差分輸入，電路如圖2所示。

　　選擇一種輸入方式后，經(jīng)過(guò)兩級可編程增益儀表放大器AD8250，可以實(shí)現增益值可選1、2、5、10、100五個(gè)等級。AD8250具有較寬工作電壓范圍，可以工作在±5V~±15V;輸入阻抗可以達到G?級別，有效防止了消耗的衰減;單個(gè)AD8250有1、2、5、10四個(gè)增益選擇，在G=10的時(shí)候仍具有最小98dB的高共模抑制比和低增益漂移。AD8250有兩個(gè)增益控制端A0、A1，通過(guò)寫(xiě)這兩個(gè)位選擇增益值，通過(guò)WR可以鎖存狀態(tài)值，從而穩定保持在該增益值上。本設計通過(guò)在FPGA內部?jì)惹?2bit NIOSII軟核處理器，NIOSII通過(guò)SPI總線(xiàn)傳送數據給CPLD然后控制選擇信號的輸入方式和寫(xiě)AD8250增益控制位。增益選擇電路如圖3所示。

數據采集與控制電路設計

　　A/D轉換器是數據采集系統的核心，對A/D器件的選擇往往影響到整個(gè)系統的性能指標，甚至可能需要重新設計電路。為了實(shí)現三十二通道掃描采樣，本設計采用多路提取技術(shù)，把三十二路差分輸入信號經(jīng)過(guò)兩級多路開(kāi)關(guān)提取出一路差分信號，再通過(guò)增益變換電路將差分信號變成單端模擬信號輸入到ADC中進(jìn)行采樣，通過(guò)FPGA控制CPLD定時(shí)掃描的方式實(shí)現三十二通道輪流采樣。本設計選擇的A/D轉換器是ADI公司的AD7612，它具有-路雙極性的高阻抗輸入，采樣速率為750KSa/s，具有可選擇的并行或者串行的輸出接口，容易與其他器件連接。AD7612內部集成了采樣的時(shí)鐘電路，具有可選擇的內部2.5V參考電壓或者外部用戶(hù)自己提供的參考。AD7612有四個(gè)差分輸入范圍和三個(gè)差分輸入模式，不同的模式對應不同的特點(diǎn)。Warp模式具有最快的吞吐率，正常模式具有最快的異步吞吐率，脈沖模式可以實(shí)現吞吐率和功耗的線(xiàn)性映射。根據技術(shù)要求本設計選用正常模式，采用并行16位數據的輸出方式和FPGA直接接口。根據AD7656的內部時(shí)序將采集的數據并行輸出到數據緩沖池和SRAM中。

　　本設計數字控制部分由FPGA和外擴的CPLD共同合作完成。FPGA內部嵌入一個(gè)NIOSII軟核，負責數據采集、數據傳輸和輸入方式以及增益的選擇控制。下面詳細分析這三個(gè)數字控制電路的實(shí)現方法。 信號輸入方式和增益選擇控制邏輯的實(shí)現

　　FPGA和CPLD之間通過(guò)SPI同步串行總線(xiàn)通信。通過(guò)在FPGA內部構建一個(gè)5bit地址總線(xiàn)，5bit數據線(xiàn)的RAM塊用來(lái)存儲三十二個(gè)通道碼。再構建一個(gè)8bit地址線(xiàn)，8bit數據線(xiàn)的RAM塊用來(lái)存儲信號的輸入方式和增益值。8bit數據的前兩位是輸入方式的選擇碼，后六位是增益選擇碼。在送通道碼之前只送一次輸入方式和增益值碼，直到下一次需要改變的時(shí)候再送。在CPLD中構建一個(gè)二選一的開(kāi)關(guān)和64bit的串并轉換把通道碼或者輸入方式選擇碼和增益選擇碼送到相應的引腳。從而實(shí)現信號順序掃描和點(diǎn)名掃描以及相應的輸入方式和增益選擇控制邏輯的實(shí)現。 數據采集和傳輸控制邏輯的實(shí)現

　　為了便于控制，本設計在FPGA內部嵌入一個(gè)NIOSII軟核處理器，NIOSII處理器通過(guò) Avalon總線(xiàn)與外設通信，根據設計的要求，在NIOSII處理器中定制帶中斷的定時(shí)器、DMA控制器、SPI控制器和PIO控制器。由于設計要求最高采樣率是200KSa/s，而AD7612從啟動(dòng)采樣到得到穩定的數據時(shí)間是1.5μs ，所以通過(guò)設定定時(shí)器最短的時(shí)間5μs(200KSa/s任意設定，可以通過(guò)實(shí)時(shí)設置定時(shí)器的值來(lái)完成)來(lái)實(shí)現。每隔5μs，定時(shí)器計數到0，產(chǎn)生一次IRQ中斷，在中斷服務(wù)程序中執行如下操作： 讀取ADC采集的結果;

　　是否需要改變輸入方式和增益，如果需要，送下一個(gè)值;

　　送下一個(gè)通道碼;

　　判斷ADC緩沖池( 30K×16bit FIFO)是否已滿(mǎn)，如果滿(mǎn)則把讀取的數據扔掉，否則把數據送到FIFO中;

　　在送數據到FIFO的同時(shí)，也需要復制數據到RAM中。RAM數據的存儲需要在FPGA中設計一個(gè)20bit的向上增加的地址計數器來(lái)制定數據的存儲位置，也要設計一個(gè)數據比較器，當計數器計滿(mǎn)時(shí)，跟數據比較器預設的值相等，產(chǎn)生一個(gè)電平，將RAM的數據通道斷開(kāi)，同時(shí)告訴NIOSII啟動(dòng)DMA控制器，在PCI9054的本地總線(xiàn)和RAM之間建立一個(gè)DMA通道，把數據取走。圖4是系統控制流程圖。

PCI接口控制時(shí)序

　　本設計采用PCI總線(xiàn)作為數據總線(xiàn)連接采集模塊和上位機進(jìn)行通信，用以實(shí)現數據的分析處理和歷史顯示等功能。

　　由于本文設計的采集模塊需要工作在連續采集的系統中，所以當存儲器存滿(mǎn)之后，需要快速地輸出通道并將數據通過(guò)PCI接口傳輸出去，本設計采用DMA的方式傳輸數據，這樣做既可以不占用CPU資源，又能實(shí)現快速的數據傳輸?；谝陨显虮驹O計選用PCI接口芯片PCI9054作為總線(xiàn)控制器和上位機通信。該芯片符合PCI2.2總線(xiàn)規范，支持低成本從屬適配器，PCI時(shí)鐘為0~33MHz，基本可達到60Mbyte/s的平均傳輸速率。

　　FPGA按照PCI9054的讀寫(xiě)時(shí)序設計讀寫(xiě)控制邏輯，接收上位機傳來(lái)的命令，對電路進(jìn)行相應的設置后，啟動(dòng)ADC采集數據，然后將采集的數據送到ADC緩沖FIFO中(或者控制將存儲在RAM中的數據)，當FIFO滿(mǎn)后(或者RAM滿(mǎn)后)通過(guò)相應的傳輸方式將數據發(fā)送到PCI9054的本地數據線(xiàn)上，并將地址譯碼作為局部器件的地址片選，從而實(shí)現對PCI總線(xiàn)的局部器件的訪(fǎng)問(wèn)。PCI9054從模式的局部總線(xiàn)包括局部時(shí)鐘線(xiàn)LCLK，數據線(xiàn)LD[31..0]，地址線(xiàn)LA[31..2]，控制狀態(tài)線(xiàn)ADS#，LBE[3..0]#，BLAST#，LW/R#，READY#和仲裁線(xiàn)LHOLD和LHOLDA。本設計使用了16位的本地數據總線(xiàn)和24位地址總線(xiàn)進(jìn)行數據傳送和地址譯碼控制。PCI9054 DMA方式工作時(shí)序圖如圖5所示。

結論

　　通過(guò)詳細分析各種數據指標，本文所設計的PCI數據采集模塊，充分考慮設計中各種影響信號質(zhì)量的因素，包括噪聲的抑制和信號衰減等。合理的設計保證了PCB板設計方面的電磁兼容性和信號回路方面的要求，同時(shí)綜合考慮各種方案，減小了PCB板的尺寸，減少了設計成本。通過(guò)FPGA內嵌NIOSII和擴展的CPLD可靠地實(shí)現了三十二個(gè)通道不同輸入方式、增益改變、順序掃描或者點(diǎn)名掃描的要求，通過(guò)定時(shí)中斷實(shí)現最高實(shí)時(shí)采樣率200KSa/s和低于200KSa/s時(shí)任意采樣率的設置指標。通過(guò)選用高精度的ADC實(shí)現了設計對16bit分辨率的需求，合理的元件選擇保證了檢測信號的幅值范圍為±100mV、±1V、±10V的各種量程需求。通過(guò)真實(shí)的硬件測試，各項指標均得到滿(mǎn)足。本文設計的PCI掃描采集模塊適用于最多三十二通道掃描采集的場(chǎng)合，同時(shí)根據設計思路可以擴展更多輸入通道和更高采樣速度和分辨率的采集模塊。