中國芯片未來(lái)發(fā)展，這些問(wèn)題是關(guān)鍵
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01.引言
02.集成電路器件與集成前沿技術(shù)
▲圖1 集成電路的發(fā)展趨勢
在邏輯器件與集成方面，FinFET成為先進(jìn)集成電路制造工藝進(jìn)入后摩爾時(shí)代采用的主流三維器件，已經(jīng)成功地推動(dòng)了從22nm到5nm甚至3nm等集成電路工藝節點(diǎn)的發(fā)展 [1-3]。圍柵晶體管可以進(jìn)一步增強柵極控制能力，有望較好地克服當前技術(shù)的物理縮放比例和性能限制，從而在溝道厚度及寬度控制方面相比較FinFET具有更好的優(yōu)勢。三星電子在2003年提出多橋–通道場(chǎng)效應晶體管（multi-bridge-channel field-effect transistor, MBCFET）的水平圍柵器件方案 [4]，并于2022年成功應用于3nm技術(shù)節點(diǎn)的大規模量產(chǎn) [5]。IBM、IMEC、三星等公司和研究機構利用超晶格犧牲層方法研制的多層堆疊納米片/納米線(xiàn)圍柵器件，通過(guò)突破內側墻隔離技術(shù)、原子層金屬填充技術(shù)、犧牲層去除技術(shù)等挑戰，進(jìn)一步提高了器件性能和集成密度 [6,7]。通過(guò)新的信號控制和處理方式，利用新原理器件來(lái)突破功耗瓶頸也成為微納電子器件的前沿和熱點(diǎn)。隧穿場(chǎng)效應晶體管（tunneling field-effect transistor, TFET）采用量子力學(xué)帶帶隧穿作為導通機制，可以實(shí)現超陡亞閾擺幅，突破傳統MOSFET（metal-oxide-semiconductor field-effect transistor）器件的理論極限值。國內外許多著(zhù)名半導體公司、研究機構和大學(xué)都積極開(kāi)展了關(guān)于TFET的研究。北京大學(xué)以TFET工作機制為突破口，提出并研制了梳狀柵雜質(zhì)分凝隧穿場(chǎng)效應晶體管，該晶體管的最小亞閾擺幅是目前報道的硅基隧穿器件中的最低值（29mV/Dec），并且其工藝能夠和多個(gè)技術(shù)代技術(shù)兼容，在大生產(chǎn)線(xiàn)上進(jìn)行了集成和電路應用驗證 [8,9]。人工智能的熱潮讓研究者加強了對底層器件的關(guān)注，通過(guò)新的信息處理方式研制神經(jīng)形態(tài)等新型信息器件，模擬實(shí)現生物大腦的神經(jīng)元及其連接的信息處理功能，進(jìn)而推動(dòng)類(lèi)腦計算等領(lǐng)域的發(fā)展。比如阻變隨機存儲器（resistive random-access memory, RRAM）從2008年由惠普實(shí)驗室首次實(shí)驗證實(shí)之后，由于結構簡(jiǎn)單、集成密度高并且具有斷電仍然能夠保持存儲狀態(tài)的優(yōu)勢，成為突觸神經(jīng)形態(tài)器件的重要候選技術(shù)，并得到了眾多研究者的關(guān)注。通過(guò)材料特性的調控、綜合電子/離子等輸運機制及熱/電/磁場(chǎng)等多激勵手段，研究者們已經(jīng)基于RRAM、相變隨機存儲器（phase-change random-access memory, PCRAM）等器件研制了可以成功模擬尖峰時(shí)間相關(guān)的可塑性（spiking timing dependent plasticity, STDP）、長(cháng)時(shí)/短時(shí)可塑性和信號時(shí)空整合與發(fā)放等突觸和神經(jīng)元功能的神經(jīng)形態(tài)器件，并通過(guò)小規模的集成與互連，初步驗證了一些類(lèi)腦或者智能信息的處理功能 [10-13]，但是如果要構建大規模的類(lèi)腦神經(jīng)網(wǎng)絡(luò )或者類(lèi)腦芯片，則需要產(chǎn)業(yè)提供強力的工程支撐和大規模集成的方案指導。總的來(lái)說(shuō)，集成電路器件與集成面臨如下兩個(gè)關(guān)鍵挑戰:(1) 芯片集成度無(wú)法通過(guò)傳統器件結構與尺寸微縮方式持續提升。采用傳統器件結構和尺寸微縮方式提升芯片集成度將面臨熱產(chǎn)生原子的隨機漲落、量子效應限制靜電控制能力、 高密度圖形化衍射極限等難題。同時(shí)，我國目前先進(jìn)工藝發(fā)展受到限制，不僅缺少極紫外（extreme ultra-violet, EUV）光刻設備，也面臨一系列器件結構機理與集成工藝瓶頸亟待探明與突破，如半導體低溫結晶原理與技術(shù)、垂直三維堆疊的散熱問(wèn)題、圍柵器件的金半接觸電阻調控機理、與硅基工藝兼容的超薄高遷移率溝道材料生長(cháng)原理等。(2) 芯片的算力受到功耗限制無(wú)法持續提升。亟需探索電輸運的能量耗散本質(zhì)，解決存算分離的數據搬運能耗問(wèn)題、平面集成的互連延遲瓶頸、載流子信息承載與運算操作的能耗極限問(wèn)題、納米尺度下器件中信號的漲落與噪聲問(wèn)題等。2.2 集成電路器件與集成的前沿展望集成電路器件與集成前沿技術(shù)的發(fā)展需要從“新器件–新材料–新工藝–新架構"等不同層次出發(fā)，研究相關(guān)領(lǐng)域的基礎科學(xué)和前沿技術(shù)問(wèn)題，尋找變革性技術(shù)實(shí)現突破。先進(jìn)工藝是集成電路發(fā)展的關(guān)鍵，因此應首先持續推進(jìn)EUV等先進(jìn)圖形化技術(shù)及系列關(guān)鍵技術(shù)的探索和研發(fā)，另一方面，可積極探索無(wú)EUV路徑依賴(lài)的新工藝/新器件技術(shù)。通過(guò)新結構、新原理、新材料、新工藝、新架構的全面結合和協(xié)同創(chuàng )新，深入開(kāi)展微納電子核心器件與集成的基礎及應用研究，通過(guò)設計技術(shù)協(xié)同優(yōu)化（design technology co-optimization, DTCO）[14] 以及系統技術(shù)協(xié)同優(yōu)化（system technology co-optimization, STCO）方法 [15]，突破器件結構機理與集成工藝瓶頸。整合創(chuàng )新鏈，整體設計提高芯片性能的關(guān)鍵技術(shù)路徑，突破集成電路新器件與集成前沿核心技術(shù)，推動(dòng)5～2nm及以下先進(jìn)技術(shù)節點(diǎn)的研發(fā)和量產(chǎn)，助力我國在微納電子核心器件、集成技術(shù)，以及先進(jìn)電子材料領(lǐng)域達到國際先進(jìn)水平，并為未來(lái)集成電路發(fā)展開(kāi)展前沿新技術(shù)探索，支撐我國集成電路產(chǎn)業(yè)和技術(shù)的可持續發(fā)展。在不同的設計制造層次之中，先進(jìn)的封裝技術(shù)正在逐步成為推動(dòng)系統性能持續提升的關(guān)鍵因素，也滿(mǎn)足了電子產(chǎn)品“輕、薄、短、小"以及系統化集成的需求。鑒于中國在發(fā)展先進(jìn)制程方面面臨一定的外部限制，因此，優(yōu)先發(fā)展先進(jìn)的封裝技術(shù)，作為一種有效補充和部分替代的策略，應成為我們未來(lái)發(fā)展的重要邏輯之一。先進(jìn)封裝技術(shù)的發(fā)展正聚焦于兩個(gè)核心方向：晶圓級封裝和系統級封裝。(1) 晶圓級封裝。此方向的技術(shù)發(fā)展專(zhuān)注于優(yōu)化晶圓制程。通過(guò)晶圓重構工藝和重布線(xiàn)技術(shù)，在更為緊湊的封裝面積內實(shí)現更多引腳的容納。這不僅滿(mǎn)足了封裝的“窄間距、高密度”要求，還通過(guò)形成金屬凸點(diǎn)與外部實(shí)現了有效互聯(lián)。(2) 系統級封裝。此方向著(zhù)重于模組領(lǐng)域的拓展。系統級封裝技術(shù)努力實(shí)現多功能芯片的集成，如處理器、存儲器及其他元器件，進(jìn)而在一顆芯片中集成這些先前分散在印刷電路板（printed circuit board, PCB）板上的組件。這種整合有助于壓縮模塊體積和縮短電氣連接距離，從而提高芯片系統的整體功能性和設計靈活性。近年來(lái)，Chiplet技術(shù)作為先進(jìn)封裝技術(shù)的一種創(chuàng )新突破，也受到了廣泛的關(guān)注。這種技術(shù)通過(guò)利用先進(jìn)封裝手段，將多個(gè)具有不同功能的異構芯片裸片整合集成于一個(gè)特定功能的系統芯片中，預示著(zhù)異質(zhì)整合有望成為未來(lái)芯片設計的主流方向。Chiplet異質(zhì)集成涉及的典型先進(jìn)封裝技術(shù)包括TSV、超高密扇出、嵌入式多芯片互連橋接（embedded multi-die interconnect bridge, EMIB）， 以及混合鍵合等 [16-19]。在封裝方面，我國需發(fā)展先進(jìn)封裝工藝，根據明確的產(chǎn)業(yè)應用需求，研發(fā)適合的封裝工藝，特別是聚焦于攻克核心封裝工藝的難題。對于需要在前端平臺進(jìn)行加工的工藝部分，應明確前后工藝的分工，并實(shí)施前后工藝的協(xié)同設計和優(yōu)化迭代。此外，還應發(fā)展核心封裝材料和設備，建立完整的“材料–封裝–應用”產(chǎn)業(yè)鏈。根據產(chǎn)業(yè)應用的需求，參考國外進(jìn)口材料的標準，由材料廠(chǎng)商開(kāi)發(fā)相應的封裝材料，并進(jìn)行性能的測試評估和比較。接著(zhù)，在國內先進(jìn)封裝平臺上，進(jìn)行多輪材料的迭代使用，最終實(shí)現對進(jìn)口材料的國產(chǎn)化替代。封裝廠(chǎng)商應明確需求，與裝備廠(chǎng)商合作，共同研發(fā)關(guān)鍵封裝裝備。在國內先進(jìn)封裝平臺上，加速?lài)a(chǎn)裝備的測試和優(yōu)化迭代過(guò)程。03.模擬與射頻電路前沿技術(shù)
▲圖2 模擬與射頻集成電路發(fā)展趨勢
寬帶高速高精度模數轉換器是模擬電路設計與制造的戰略制高點(diǎn)，也是瓦森納協(xié)議（Wassenaar arrangement）嚴格控制對我國出口的核心關(guān)鍵器件。由于寬帶高速無(wú)線(xiàn)通信和一體化雷達與電子戰系統的發(fā)展，寬帶射頻直采及轉化處理、高速模擬信號采樣轉換成為重要的技術(shù)發(fā)展方向。此外，高精度和高靈敏度的生物與導航傳感應用需求，以及納伏級微弱信號采樣與數據轉換處理需求也十分迫切。隨著(zhù)集成電路工藝節點(diǎn)不斷微縮，使用納米級集成電路工藝制備高速模擬集成電路面臨一系列新挑戰。一方面，先進(jìn)制程下電源電壓下降，信噪比下降，受高速時(shí)鐘抖動(dòng)等噪聲的影響愈加嚴重 [20-23]，直接影響模數轉換器的性能與精度。另一方面，納米工藝下高性能放大器對高質(zhì)量信號處理至關(guān)重要 [24-26]，而先進(jìn)制程下，運放有效輸出擺幅有限，放大信號的線(xiàn)性度被嚴重限制，放大器精確度下降，同時(shí)，最大模擬信號帶寬和工藝約束下的本征頻率上限差距逐漸增大。隨著(zhù)集成電路工藝截止工作頻率不斷提升，射頻毫米波的主流工藝變成硅基工藝，尤其是在毫米波相控陣芯片領(lǐng)域提供了高集成度和低成本的解決方案，并在低軌衛星通信和毫米波車(chē)載雷達等領(lǐng)域實(shí)現了規?；瘧?。近年來(lái)我國在射頻集成電路設計領(lǐng)域快速發(fā)展，研究成果處于領(lǐng)先水平。針對下一代硅基毫米波太赫茲相控陣技術(shù)應用，射頻集成電路面臨超寬帶、超大規模陣列和多波束等一系列技術(shù)難題，尤其是在基于自主工藝的模型、關(guān)鍵電路和系統應用等方面仍然存在挑戰。在超寬帶技術(shù)方面，如何平衡射頻性能、寬帶能力和成本始終是未來(lái)核心挑戰。在超大規模陣列方面，如何保證通道一致性是一個(gè)重點(diǎn)研發(fā)方向和挑戰。在多波束方面，****或通信系統的多波束架構面臨功耗及成本開(kāi)銷(xiāo)大的難題，同時(shí)模擬全連接多波束架構連線(xiàn)復雜度高，未來(lái)如何實(shí)現低開(kāi)銷(xiāo)高效率的多波束架構是重要的發(fā)展方向。高密度電源管理是高算力芯片的核心支撐，人工智能時(shí)代，系統層面對于電源管理芯片提出了更高要求，并對功率、電流、轉換比、效率都提出了全方位的要求，現有處理器中輸入輸出接口中超過(guò)一半甚至70%的針腳用于供電 [27,28]，電源管理芯片在整個(gè)系統中的重要性日益突出。目前電源管理芯片正面臨著(zhù)從二維、平面到三維、立體功率轉換器的技術(shù)變革。英特爾等國外領(lǐng)先企業(yè)已布局大量埋置等集成化電感專(zhuān)利，相關(guān)核心技術(shù)專(zhuān)利墻正在形成 [29,30]。而我國在電源管理芯片方面，整體仍處于追趕態(tài)勢。工業(yè)界缺少頂層電源架構的工程師，高校層面主要關(guān)注創(chuàng )新架構，距離實(shí)際落地應用仍有一定差距。3.2 模擬與射頻電路的前沿展望為了應對以上應用需求和技術(shù)挑戰，面向高性能模數轉換器，亟需發(fā)展混合架構高精度低延時(shí)新策略和高度可重構模數轉換器，利用新架構、新電路、新器件挖掘自主可控工藝極限特性，實(shí)現性能指標的跨代工藝超越。在新架構方面，因為晶體管的截止頻率隨著(zhù)工藝制程的發(fā)展不斷提升，如28nm晶體管的截止頻率已超過(guò)300GHz [31]，所以基于高度數字化模數轉換器架構可以充分挖掘工藝極限性能，并對數字預處理、模擬信號鏈和射頻信號鏈等電路進(jìn)行高度一體化集成，摒棄原有模數轉換器產(chǎn)品形態(tài)，可為核心模擬器件自主可控提供支撐。在新電路方面，可編程模擬電路有望使用一個(gè)芯片覆蓋眾多應用，通過(guò)軟件定義架構，對電路功能、電路精度、電路速度進(jìn)行可重構設計，在系統、架構及軟件上加大對模擬電路的支持，實(shí)現跨架構系統可重構及面向多場(chǎng)景、多模態(tài)的高精度應用，從而降低研發(fā)成本，提高研發(fā)速度。在新器件方面，化合物工藝器件的截止頻率遠高于傳統硅基工藝器件，因此充分結合化合物半導體和硅基集成電路工藝是重要的發(fā)展趨勢。例如，探索化合物和硅基半導體的微系統集成模數轉換器，其中超寬帶采樣保持結構化合物的工藝實(shí)現，信號量化及轉換采用硅基集成電路工藝完成運算交織，從而通過(guò)微系統異質(zhì)異構集成實(shí)現超高速模數轉換器，滿(mǎn)足高端儀器、T級光傳輸等發(fā)展需求。面向射頻毫米波電路，需按照芯片器件的模型、關(guān)鍵電路，以及系統3個(gè)層級進(jìn)行布局。在射頻毫米波電路中，電路性能對模型精度極其敏感 [32-34]，而目前針對毫米波和太赫茲器件建模還存在精度不足等限制，尤其針對現在自主工藝構建獨立自主的模型庫，極大限制了自主可控射頻毫米波集成電路發(fā)展。同時(shí)，在射頻毫米波關(guān)鍵電路方面還將面臨大帶寬、高效率和多波束等挑戰，亟需在電路架構和設計上進(jìn)行創(chuàng )新和突破，以滿(mǎn)足新一代無(wú)線(xiàn)系統應用需求。在系統層面, 需要在未來(lái)6G通信、太赫茲通感一體、量子調控等方面開(kāi)展積極布局。面向高效率高集成度的電源管理電路，從平面二維供電轉換成立體三維集成供電，這是電源管理芯片的主要發(fā)展趨勢。首先，在高密度方面，三維化方案需集成部分無(wú)源器件，開(kāi)關(guān)頻率越高，越可以減小無(wú)源器件的尺寸，提升集成密度。但高頻意味著(zhù)效率的降低。需要設計電源轉換器的創(chuàng )新架構，以在高頻約束下實(shí)現更高的效率。其次，在速度響應方面，針對如何實(shí)現超寬帶的環(huán)路響應的問(wèn)題，需要開(kāi)展創(chuàng )新控制方法研究，采用多路互相協(xié)調、互相幫助的方案突破DC-DC環(huán)路快速響應的理論極限。在基礎元器件方面，需要突破國外公司相關(guān)的電容電感技術(shù)專(zhuān)利，解決三維集成方案中的散熱問(wèn)題，探索開(kāi)關(guān)電感電容混合型DC-DC架構，突破性能指標解耦設計難題。最后，在系統集成方面，高集成度的電源管理芯片，不僅需要芯片設計創(chuàng )新、工藝上元器件的支持，還需要解決三維封裝里面的散熱問(wèn)題，因此要更強地在不同領(lǐng)域之間形成合力的工作。建議開(kāi)展基于Chiplet架構的電源芯片架構和設計研究，開(kāi)展性能指標解偶設計、基于Chiplet架構的創(chuàng )新功率轉換器架構設計、數字化全集成穩壓電源設計、分布式、 多路輸出的設計，實(shí)現創(chuàng )新功率轉換器架構和數字化的全集成穩壓電源。04.集成電路設計方法前沿技術(shù)
▲圖3 EDA工具發(fā)展路線(xiàn)圖
在集成電路誕生初期，單個(gè)集成電路僅有數個(gè)元器件，集成電路設計人員可以使用手工布局連線(xiàn)的方式完成芯片設計。隨著(zhù)集成電路的快速發(fā)展，單個(gè)集成電路芯片上的元器件數量極速增長(cháng)，依靠人力資源手工完成芯片設計耗時(shí)長(cháng)、成本大。20世紀70年代，集成電路物理級的布局布線(xiàn)需求推動(dòng)了第一代EDA工具的誕生。20世紀80年代中期，第二代EDA工具在物理級設計的基礎上向邏輯門(mén)級進(jìn)行遷移，出現了一系列邏輯門(mén)級電路模擬工具、標準單元的版圖設計與驗證工具。第三代EDA工具發(fā)展于20世紀90年代，VHDL、Verilog等多種硬件描述語(yǔ)言（hardware description language, HDL）相繼誕生，EDA工具逐步實(shí)現從系統級到寄存器傳輸級（register transfer level, RTL）、門(mén)級、電路級，最終至物理級的設計自動(dòng)化，芯片設計流程變得更加自動(dòng)化與標準化。隨著(zhù)先進(jìn)工藝的發(fā)展，集成電路特征尺寸不斷降低，電路規模與集成度爆炸式增長(cháng)，今天一顆處理器芯片的晶體管數量可達數千億個(gè)。此外，先進(jìn)集成封裝技術(shù)與先進(jìn)計算方式帶來(lái)了一系列EDA新問(wèn)題，芯片規模與EDA問(wèn)題的求解時(shí)間急劇增長(cháng)，集成電路設計周期通?？蛇_數個(gè)月的時(shí)間，嚴重影響芯片設計的迭代效率。在集成電路設計方面，體系架構、電路與器件的高度融合、密切結合是未來(lái)推動(dòng)集成電路發(fā)展的重要方式。現有EDA工具往往側重于特定層級與設計問(wèn)題的優(yōu)化求解，如邏輯綜合工具主要求解數字電路RTL級到門(mén)級的映射優(yōu)化問(wèn)題，布局布線(xiàn)工具主要在物理級優(yōu)化標準單元的布局與互聯(lián)。因此, 現有電路設計方法難以支撐跨層次聯(lián)合設計，分層優(yōu)化無(wú)法達到架構、電路、器件跨層優(yōu)化的性能水平。從產(chǎn)業(yè)發(fā)展的角度看，EDA市場(chǎng)主要被美國的新思科技（Synopsys）、鏗騰電子（Cadence），以及德國西門(mén)子（Siemens）所壟斷，三家公司的全球總市場(chǎng)占有率超過(guò)60%。而在我國EDA行業(yè)的市場(chǎng)份額中，本土EDA工具占比小于15%，與EDA巨頭公司相差甚遠 [35]。市場(chǎng)份額的顯著(zhù)差距源于如下問(wèn)題。首先，國產(chǎn)EDA工具覆蓋率低。國外EDA公司不僅有流程全覆蓋的工具鏈，而且具備完整的EDA工具生態(tài)。而國內EDA公司仍聚焦在點(diǎn)工具上，對集成電路完整設計鏈條的覆蓋率低。其次，我國EDA工具缺少先進(jìn)工藝制程的支撐，生態(tài)不健全。工藝制程決定了電路設計的問(wèn)題定義與約束條件，缺少先進(jìn)工藝的支持將導致EDA研究者難以面向最新的半導體技術(shù)開(kāi)展優(yōu)化方法研究，從而造成EDA工具無(wú)法支持先進(jìn)電路設計。這些問(wèn)題嚴重影響了我國EDA工具的市場(chǎng)競爭力，并造成我國集成電路產(chǎn)業(yè)在EDA方面面臨嚴重的“卡脖子”問(wèn)題。4.2 電路設計方法的前沿展望4.2.1 基于人工智能的無(wú)人工干預芯片自動(dòng)生成過(guò)去，傳統芯片的設計流程主要以人為核心，通過(guò)EDA等自動(dòng)化工具的輔助，基于功能模塊拼接成完整芯片。隨著(zhù)人工智能技術(shù)的快速發(fā)展，其將有望全面替代人類(lèi)的工作，重塑傳統芯片設計的全流程。將傳統的人工手動(dòng)設計與EDA自動(dòng)化工具結合的半自動(dòng)設計流程，重塑為基于人工智能技術(shù)、無(wú)人干預的機器自動(dòng)迭代設計。基于人工智能的芯片自動(dòng)生成方法將顛覆傳統設計流程、全面釋放廣闊的設計優(yōu)化空間，從非精確的整體邏輯出發(fā)，通過(guò)自動(dòng)調試、自動(dòng)修復，不斷逼近正確邏輯。將原有的分層分立的模塊化設計空間全面打通，轉變?yōu)榭鐚迂炌ǖ娜衷O計空間，將“從局部到整體”的設計流程改變?yōu)椤皬恼w到局部”的設計流程。過(guò)去我們認為芯片問(wèn)題急不得，芯片技術(shù)往往要5～10年才能走完基礎研究到工程應用之路。然而，當今人工智能技術(shù)（如AlphaGo和ChatGPT）從嶄露頭角到一騎絕塵通常僅需1～2年的時(shí)間，因此，基于人工智能的芯片自動(dòng)生成技術(shù)的競爭慢不得。面向后摩爾時(shí)代超大規模和超高精度的挑戰，我國急需面向人工智能全自動(dòng)芯片生成的全流程進(jìn)行布局：(1) 針對國產(chǎn)芯片設計高端人力資源匱乏的壁壘桎梏，突破基于人工智能技術(shù)的自動(dòng)邏輯功能設計、性能優(yōu)化和評估驗證技術(shù)。(2) 建設可提供流片支持和實(shí)驗數據共享的人工智能芯片自動(dòng)生成公共創(chuàng )新平臺和開(kāi)放系統軟件部署平臺，牽引上述科技創(chuàng )新的體系化快速發(fā)展，實(shí)現對原始創(chuàng )新的快速系統集成與應用驗證。4.2.2 “系統–架構–電路–器件–工藝"跨層次協(xié)同優(yōu)化集成電路跨層次協(xié)同優(yōu)化的設計范式亦被稱(chēng)為左移融合模型，即將器件、工藝等層級的后序設計與系統、架構、電路的前序設計階段融合在一起。現有的集成電路分層設計范式具有設計階段相互解耦、各階段設計簡(jiǎn)單的優(yōu)勢。然而, 不同設計層級相互影響，設計過(guò)程中需要大量反饋迭代，開(kāi)發(fā)周期長(cháng)，全局優(yōu)化不足?？鐚哟螀f(xié)同優(yōu)化的左移融合模型，其優(yōu)勢在于開(kāi)發(fā)周期短，全局優(yōu)化充分，且有望實(shí)現集成電路設計的降本增效。當前芯片驗證的人力和成本開(kāi)銷(xiāo)已經(jīng)超過(guò)了芯片設計階段，左移融合模型可以在早期階段進(jìn)行測試及分析，盡早發(fā)現和預防這些問(wèn)題，從而提高芯片質(zhì)量和設計效率。美國新思科技、鏗騰電子等EDA公司近年來(lái)開(kāi)展了多階段融合的嘗試，并推出了相關(guān)產(chǎn)品，如新思科技的Fusion Compiler工具可以實(shí)現從RTL級硬件描述語(yǔ)言到GDSII （graphic design system II）版圖文件的跨層級協(xié)同優(yōu)化 [36]。面向左移融合的跨層次協(xié)同優(yōu)化，我國需建立EDA創(chuàng )新合作機制，實(shí)現國產(chǎn)EDA工具的串鏈，加強EDA行業(yè)標準制定，設計標準化、規范化工具接口，實(shí)現面向集成電路全流程設計的自主可控智能化電路設計工具鏈。4.2.3 人工智能輔助的電路設計方法人工智能大數據時(shí)代，機器學(xué)習算法等人工智能技術(shù)在眾多復雜問(wèn)題上（如人臉識別、目標檢測、自動(dòng)駕駛等）取得了巨大的進(jìn)步，具有了超越人類(lèi)水平的能力，有效解決了決策、分類(lèi)、檢測及設計空間搜索等問(wèn)題。EDA應用中的眾多問(wèn)題可以被表征為決策問(wèn)題、分類(lèi)問(wèn)題與檢測問(wèn)題，使用人工智能算法解決EDA問(wèn)題，有望提高大數據時(shí)代智能芯片的設計效率。目前，國內外主要的EDA公司均在已有工具中引入了人工智能方法提高EDA工具的求解優(yōu)化效率。例如，美國鏗騰電子在布局布線(xiàn)工具Innovus中，使用機器學(xué)習方法進(jìn)行時(shí)序預測 [37]。由于機器學(xué)習算法依賴(lài)于大量的訓練數據，因此鏗騰電子使用了大量芯片設計數據，在云計算平臺上進(jìn)行模型訓練，將訓練好的機器學(xué)習模型與其他傳統模型一并整合到Innovus中，用于提高設計效率。在學(xué)術(shù)界，我國高校開(kāi)展了諸多基于人工智能的電路自動(dòng)化設計方法前沿探索 [38-40]。此外，我國具有良好的人工智能基礎，在基礎設施方面，算力總規模全球第二，達到每秒1.97萬(wàn)億億次浮點(diǎn)運算（197EFLOPS）；在行業(yè)應用方面，人工智能在我國制造、交通、醫療、金融等重要行業(yè)中的滲透度接近40%；在數據方面，2022年我國數據產(chǎn)量規模占全球數據總產(chǎn)量的10.5%。上述人工智能產(chǎn)業(yè)基礎有望支撐我國新一代EDA工具的研發(fā)。面向人工智能大數據新時(shí)代的電路設計方法，我國需建立一系列開(kāi)源開(kāi)放的新平臺，包括開(kāi)源電路IP平臺、電路設計數據平臺，以及云端EDA點(diǎn)工具平臺等。促進(jìn)開(kāi)源EDA工具與商業(yè)EDA工具的相輔相成，打造開(kāi)放的EDA生態(tài)。05.計算架構前沿技術(shù)
▲圖4 器件特征轉變
在通信方面，光通信新器件是典型代表。光通信可以將多個(gè)波長(cháng)的光進(jìn)行調制，通信帶寬可達Tbps級別，頻率可以提升至太赫茲量級 [45]。在計算方面，量子計算、生物計算器件受到廣泛關(guān)注。量子計算器件在特定問(wèn)題上相較于傳統計算甚至有解出和解不出的區別，而生物計算如DNA計算理論上可以提供超高的并行度。在存儲方面，RRAM、鐵電隨機存儲器（ferroelectric random-access memory, FeRAM）、磁性隨機存儲器（magnetic random-access memory, MRAM）等新型存儲都取得了諸多成果 [46]，在某些特性上較傳統存儲器更好，也為存算一體體系結構設計打開(kāi)了新的設計空間。5.2 計算架構的前沿展望總體來(lái)看，體系結構發(fā)展已經(jīng)進(jìn)入黃金時(shí)代，各種專(zhuān)用架構層出不窮。然而, 以大模型為代表的智能應用仍然是計算中最重要且最被廣泛應用的負載。因此，加速大模型的訓練和推理的體系結構成為目前計算機系統結構發(fā)展的熱點(diǎn)。另外，能夠提供新特性的新型器件也是體系結構設計的熱點(diǎn)。目前，體系結構設計總體上有兩個(gè)趨勢，一個(gè)是縱向設計融合，一個(gè)是橫向設計融合。縱向設計融合指的是，隨著(zhù)芯片制造半導體工藝發(fā)展陷入停滯，體系結構設計不得不從過(guò)去分層設計優(yōu)化，邁向縱向的跨層次聯(lián)合優(yōu)化設計，如DTCO，深挖應用、架構、器件到工藝的聯(lián)合優(yōu)化，從而提供更高效的芯片設計。橫向設計融合指的是，隨著(zhù)智能應用場(chǎng)景開(kāi)始慢慢固化，體系結構設計開(kāi)始從過(guò)去對應用分階段分步驟的設計考量，邁向對應用各個(gè)階段的聯(lián)合設計優(yōu)化。例如在感–存–算一體化芯片中，從對視覺(jué)感知到存儲到最后的計算都在一個(gè)芯片上完成；又例如Chiplet多芯粒集成，可將不同功能芯粒聯(lián)合成一個(gè)芯片。面向上述兩個(gè)趨勢，主要研究方向包括如下幾點(diǎn):(1) 跨層次一體化設計。在橫向設計融合和縱向設計融合發(fā)展趨勢下，不同的設計層次、不同材質(zhì)的器件、不同的集成方式都成為可能，這也使得體系結構需要在橫向和縱向的聯(lián)合空間進(jìn)行設計和優(yōu)化，從而在單位面積內集成更多更高效的算力。而目前，聯(lián)合設計工具缺失、異質(zhì)集成方式多樣，都使得跨層次一體化設計挑戰重重。(2) 專(zhuān)用和通用的兼容。體系結構設計面臨的一個(gè)事實(shí)是芯片制造成本仍然很高，周期仍然很長(cháng)。例如，一款典型CPU需要500名工程師花費2年時(shí)間才能設計完成。一個(gè)體系結構設計不得不考慮設計成本和設計周期的影響，也就是說(shuō)體系結構設計需要具有一定的通用性，否則很有可能在經(jīng)過(guò)一年到兩年的設計生產(chǎn)周期后，制造出的芯片已經(jīng)無(wú)法支撐當前主流應用，或者所制造出的芯片只有很少的市場(chǎng)應用，連成本都無(wú)法收回。因此體系結構設計需要盡可能提高設計效率。06.集成電路發(fā)展意見(jiàn)和建議
原文鏈接：
https://www.sciengine.com/SSI/doi/10.1360/SSI-2023-0356
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