1nm后的晶體管，imec將CFET納入路線(xiàn)圖

來(lái)源：半導體行業(yè)觀(guān)察

但是對于4T cell設計和16nm 的金屬間距，即使叉板變得太窄，也難以提供所需的性能。P. Schuddinck等人在2022年VLSI 論文中強調了這一挑戰。這就是互補FET或CFET可以提供緩解的地方。因為在CFET架構中，n和pMOS 器件相互堆疊，從而進(jìn)一步最大化有效溝道寬度。

Julien Ryckaert：“在CFET架構中，n型和pMOS 器件相互堆疊。堆疊從單元高度考慮中消除了np間距，允許進(jìn)一步最大化有效溝道寬度，從而進(jìn)一步最大化驅動(dòng)電流。我們還可以使用由此產(chǎn)生的面積增益將軌道高度推至4T 及以下?！?/span>

圖1.從 FinFET 到 nanosheet 到 forksheet，最后到 CFET。

兩種不同的實(shí)現方案：monolithic和 sequential

研究人員正在探索兩種可能的集成方案，以實(shí)現具有挑戰性的 nMOS-pMOS 垂直堆疊：?jiǎn)纹╩onolithic）與順序（sequential）。

單片 CFET 流程從底部通道的外延生長(cháng)開(kāi)始，然后是中間犧牲層（sacrificial layer）的沉積，然后是頂部溝道的外延生長(cháng)。Naoto Horiguchi表示：“雖然這似乎是構建 CFET 最直接的方法，但處理流程相當復雜。例如，堆疊方法產(chǎn)生了非常高的縱橫比垂直結構，這為進(jìn)一步圖案化鰭、柵極、間隔物和源極/漏極觸點(diǎn)帶來(lái)了關(guān)鍵挑戰?！?/span>

或者，可以使用由幾個(gè)塊組成的順序制造流程來(lái)制造 CFET。

首先，底層設備被處理到contacts。接下來(lái)，使用晶圓對晶圓鍵合技術(shù)，通過(guò)晶圓轉移在該層的頂部創(chuàng )建一個(gè)覆蓋半導體層。然后，集成頂層器件，連接頂柵和底柵。Julien Ryckaert說(shuō)：“從集成的角度來(lái)看，這個(gè)流程比單片流程更簡(jiǎn)單，因為底層和頂層設備都可以以傳統的‘二維’方式單獨處理。此外，它還提供了為 n 型和 p 型器件集成不同溝道材料的獨特可能性?！?/span>

PPAC 基準測試：（優(yōu)化的）順序 CFET 是單片 CFET 的有效替代方案

在P. Schuddinck 等人在 2022 年發(fā)表的 VLSI 論文中，作者提出了 4T 標準單元設計中單片 CFET 與順序 CFET 的 PPAC 評估 。

Julien Ryckaert說(shuō)：“從這個(gè)基準來(lái)看，使用單片工藝流程制造的 CFET 消耗更少的面積，并且優(yōu)于其有效電容增加的連續對應物。然而，我們表明，通過(guò)應用三個(gè)優(yōu)化，我們可以將順序 CFET 的軌跡與單片 CFET 的軌跡相提并論：（1）自對準柵極合并（圖中的（v2）），（2）省略柵極cap (v3) 和 (3) 使用混合定向技術(shù)，稱(chēng)為 HOT?！?/span>

圖2.nansoheet (NS)、forksheet (FS) 和 CFET（單片和順序）的柵極橫截面?；卷樞?CFET (=v1) 比單片設計更寬、更高。通過(guò)優(yōu)化流程（包括自對準柵極合并 (v2) 和無(wú)柵極帽 (v3)），順序 CFET 在面積消耗方面接近單片 CFET（也在 VLSI 2022 上介紹）。

HOT 允許獨立優(yōu)化頂部和底部器件的晶體取向和應變工程，而不會(huì )增加工藝流程成本。例如，在 n-on-p 配置中，可以在頂部使用具有 <100> 取向的硅片，從而為頂部 nMOS 器件提供最高的電子遷移率。而對于底部，pMOS 空穴遷移率受益于 <110> 硅片取向。Julien Ryckaert：“盡管單片 CFET 仍然是首選，但順序工藝流程的獨特之處在于它可以利用晶圓方向的這種差異。

通過(guò)這些優(yōu)化，我們的基準測試表明，對于未來(lái) 4T 軌道設計，順序 CFET 流程可以成為更復雜的單片 CFET 的有效替代方案?！?/span>

逐步改進(jìn)模塊和集成步驟

近年來(lái)，imec 報告了在改進(jìn)單片和順序 CFET 的模塊和集成步驟方面取得的進(jìn)展。

例如，在 VLSI 2020 上，imec 率先展示了通過(guò)優(yōu)化關(guān)鍵模塊步驟實(shí)現的單片集成 CFET 架構 。

對于順序 CFET，也報告了逐步改進(jìn)。盡管底層和頂層器件可以以傳統的“二維”方式分開(kāi)處理，但晶圓轉移帶來(lái)了特定的挑戰。例如，它對層轉移和頂層設備處理都具有熱預算限制（大約 500°C 或以下），以避免對底層設備產(chǎn)生任何負面影響。這是頂層器件的柵極堆疊可靠性的一個(gè)問(wèn)題，它通常需要 900°C 量級的熱步驟。

早些時(shí)候，imec 展示了保持良好柵極堆疊可靠性的新方法，其中包括對 pMOS 頂部器件進(jìn)行低溫氫等離子體處理。

優(yōu)化的低溫 Smart Cut TM層轉移工藝——順序 CFET 的關(guān)鍵構建模塊

在 A. Vandooren 等人在 2022 年發(fā)表的 VLSI 論文中，imec 評估了三種不同的層轉移過(guò)程 。在本文中，作者研究了各種工藝選項對頂部（完全耗盡的絕緣體上硅 (FD-SOI)）和底部（體 FinFET）器件的器件性能的影響。 

Naoto Horiguchi說(shuō)：“從成本的角度來(lái)看，特別有前途的是 SOITEC 的低溫 Smart Cut TM流程，它使用工程化的體施主晶圓來(lái)實(shí)現低溫下的薄層分裂。這種方法的美妙之處在于它允許重復使用供體晶圓，使其成為一種具有成本效益的解決方案。其他兩種方法都依賴(lài)于通過(guò)研磨和硅回蝕去除襯底，這不允許重新使用供體晶圓?！?/span>

圖3.SOITEC 低溫 Smart Cut TM層轉移流程的描述，無(wú)固化或低溫固化（也在 2022 VLSI 上展示）。

通過(guò)進(jìn)一步優(yōu)化，在使用低溫 Smart Cut 進(jìn)行概念驗證層轉移后處理的頂級器件顯示可以從降低的電氣性能中恢復。Naoto Horiguchi表示：“由于未經(jīng)優(yōu)化的低溫固化，這些設備的電子遷移率較低。Soitec 進(jìn)一步開(kāi)發(fā)了其解決方案，表明我們可以通過(guò)優(yōu)化低溫固化步驟來(lái)恢復遷移率損失，從而提高 Si 通道的晶體質(zhì)量。鑒于這種方法的成本效益，我們認為具有新開(kāi)發(fā)工藝條件的 Smart Cut TM是在順序 CFET 工藝流程中執行層轉移的有效選擇。

它提供了一個(gè)通用流程，支持 CFET 之外的 3D 順序堆疊應用，例如 memory-on-logic 或 logic-on-logic 的 3D 順序集成?！?/span>

圖 4 - 低溫 Smart Cut TM層轉移方法的電子有效場(chǎng)遷移率與反轉電荷，比較優(yōu)化和參考（概念驗證）工藝條件。該圖顯示了 Opt 改進(jìn)的移動(dòng)性。B（紫色），表示額外的低溫固化步驟（也在 VLSI 2022 上介紹）。

通過(guò)這些測試設備，作者還展示了頂部和底部設備之間良好的電氣互連性，并通過(guò)功能逆變器鏈進(jìn)行了驗證。此外，如上所述，通過(guò)集成氫等離子體處理步驟，可以保持頂層 pMOS 器件的柵極堆疊可靠性。

圖5.3D 順序堆疊器件的 TEM 橫截面（也在 VLSI 2022 上展示）。

“我想強調的是，這種架構還不是真正的 CFET 實(shí)現，”Naoto Horiguchi 補充道?！袄?，在設想的順序 CFET 架構中，底部器件的金屬互連層 (M1B) 不存在。A. Vandooren 的 VLSI 論文中展示了我們的測試工具，用于演示改進(jìn)的層轉移作為順序 CFET 和其他 3D 順序堆疊實(shí)現的關(guān)鍵模塊。

未來(lái)，IMEC 表示，將繼續努力優(yōu)化集成步驟，最終將展示真正的順序 CFET 實(shí)施。