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Mentor Graphics應用之PCB設計復用

引言
　　隨PCB板趨向小型化、多層化與復雜化。特別是高速印制板，需要經(jīng)過(guò)很長(cháng)時(shí)間的反復調試才可以定型。如果已有一個(gè)定型的設計（A），現需要一個(gè)部分電路與其相同或相似的設計（B），傳統設計流程如下：圖1：傳
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Mentor Graphics 推出Olympus-SoC平臺

　　Mentor Graphics公司近日宣布，即將推出針對低功耗集成電路而新增特性的Olympus-SoC? 平臺。低功耗功能是高級技術(shù)工藝的追求目標，它充分利用了Olympus-SoC經(jīng)生產(chǎn)實(shí)踐驗證的可變異性設計[M1] (DFV)架構，而該架構本身就可以?xún)?yōu)化設計模式、制程邊角和工藝中存在的多樣性。結果是，與傳統的解決方案相比，Olympus-SoC的客戶(hù)在設計收斂時(shí)間上比以前快了1到2倍，同時(shí)功耗也降低了30%。　　Olympus-SoC低功耗解決方案包括針對自動(dòng)化多電壓設計流程的靈
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電源完整性分析應對高端PCB系統設計挑戰

印刷電路板（PCB）設計解決方案市場(chǎng)和技術(shù)領(lǐng)軍企業(yè)Mentor Graphics（Mentor Graphics）宣布推出HyperLynx® PI（電源完整性）產(chǎn)品，滿(mǎn)足業(yè)內高端設計者對于高性能電子產(chǎn)品的需求。HyperLynx PI產(chǎn)品不僅提供簡(jiǎn)單易學(xué)、操作便捷，又精確的分析，讓團隊成員能夠設計可行的電源供應系統；同時(shí)縮短設計周期，減少原型生成、重復制造，也相應降低產(chǎn)品成本。　　隨著(zhù)當今各種高性能/高密度
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Achronix與Mentor Graphics擴展對 Achronix FPGA 的綜合支持

　　2009 年 2 月 10 日，北京 - 日前，全球最快速現場(chǎng)可編程門(mén)陣列 (FPGA) 產(chǎn)品供應商 Achronix 半導體公司宣布與 Mentor Graphics（NASDAQ：MENT）公司達成一項多年期協(xié)議，為 Achronix FPGA 提供 Mentor Graphics Precision® Synthesis 軟件支持。該協(xié)議包括 Speedster™ 系列 1.5 GHz 產(chǎn)品及未來(lái)產(chǎn)品。　　新協(xié)議將進(jìn)一步擴展 2006 年原始協(xié)議的支持范圍。在原始協(xié)議
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Mentor與Agilent聯(lián)合發(fā)布業(yè)界首款EDA綜合解決方案

　Mentor Graphics公司與Agilent（安捷倫）科技不久前宣布推出一款聯(lián)合開(kāi)發(fā)的解決方案，可顯著(zhù)提高用戶(hù)在設計印刷電路板（PCB）射頻電路時(shí)的工作效率。這個(gè)業(yè)界首款解決方案有望將PCB的設計周期縮短一半，同時(shí)還將顯著(zhù)改善混合技術(shù)設計的質(zhì)量。　　這款緊密集成的解決方案使PCB混合信號（射頻信號、模擬信號和數字信號）設計人員可以使用Mentor Expedition Enterprise或Board Station XE流程來(lái)設計PCB，同時(shí)還可將PCB無(wú)縫集成到安捷倫先進(jìn)設計系統（ADS）
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Mentor Graphics：降低功耗提出IC設計新挑戰

　　隨著(zhù)能源問(wèn)題的日益突出，低功耗IC已經(jīng)不是便攜產(chǎn)品的專(zhuān)利，節能降耗無(wú)疑成為整個(gè)電子行業(yè)的大趨勢，因此IC設計必須考慮降低功耗這個(gè)大趨勢，這無(wú)疑對EDA軟件提供商提出了新的要求。　　當然，隨著(zhù)制程工藝的發(fā)展，功耗自然會(huì )隨之降低，但這絕非降低功耗的唯一途徑。IC設計工程師越來(lái)越希望能通過(guò)設計過(guò)程繼續降低功耗，畢竟當前是一個(gè)“Gates are cheap，Power is expensive！”的時(shí)代，然而降低功耗卻并不是一件容易的事情。　　首先，降低功耗必須從降低電流或
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Cadence與Mentor Graphics通過(guò)SystemVerilog驗證方法學(xué)實(shí)現協(xié)作

Cadence設計系統公司與Mentor Graphics Corp.宣布他們將會(huì )讓一種基于IEEE Std. 1800TM-2005 SystemVerilog標準的驗證方法學(xué)標準化。開(kāi)放式驗證方法學(xué)（Open Verification Methodology, OVM）將會(huì )面向設計師和驗證工程師帶來(lái)一種不受工具約束的解決方案，促進(jìn)數據的可移植性和可互用性。它實(shí)現了SystemVerilog的承諾，擁有基于驗證IP（VIP）
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Mentor Graphics為高音質(zhì)移動(dòng)電話(huà)和消費類(lèi)電子市場(chǎng)推出UI系統

　　Mentor Graphics宣布專(zhuān)為高音質(zhì)移動(dòng)電話(huà)和消費類(lèi)電子市場(chǎng)打造的UI（User Interface）產(chǎn)品已全面上市。　　UI產(chǎn)品有效集成了Nucleus實(shí)時(shí)操作系統，完成了當前主流的多媒體功能。有了UI產(chǎn)品的幫助，用戶(hù)可以使用XML語(yǔ)言快速且高效地開(kāi)發(fā)3D圖形，多媒體動(dòng)畫(huà)，復雜的系統菜單甚至智能化的應用程序。值得一提的是，有了UI產(chǎn)品的幫助，用戶(hù)可以動(dòng)態(tài)更新其用戶(hù)界面，甚至是通過(guò)無(wú)線(xiàn)網(wǎng)絡(luò )！　　在當前的多媒體消費類(lèi)電子和通信市場(chǎng)迅猛增長(cháng)的形式下，
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Mentor Graphics新產(chǎn)品Q(chēng)uesta突破設計驗證障礙

Mentor Graphics新產(chǎn)品Q(chēng)uesta突破設計驗證障礙支持SystemVerilog、VHDL、PSL以及SystemC Mentor Graphics宣布將推出Questa驗證產(chǎn)品系列，這些新型驗證工具支持測試平臺自動(dòng)化 (testbench automation)、覆蓋率驅動(dòng)式驗證 (Coverage-Driven Verification，CDV)、以斷言為基礎的驗證 (Assertion-Based Ver
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明導資訊拓展其數據中心端到端工具集

明導資訊(Mentor Graphics)公司發(fā)布的Capital Analysis工具組件專(zhuān)為滿(mǎn)足汽車(chē)、電力線(xiàn)和航空工業(yè)中的電氣布線(xiàn)系統設計的分析要求而設計。通過(guò)電氣仿真、寄生電路和故障模式效果分析工具，該組件可幫助制造商避免服務(wù)更改或召回等潛在的市場(chǎng)問(wèn)題。www.mentor.com
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Mentor Graphics宣布推出可擴展驗證平臺

Mentor Graphics公司發(fā)布的可擴展驗證平臺，集成了對業(yè)界最新標準的支持、新型驗證工具以及“面向驗證的設計”方法。它以廣受歡迎的ModelSim仿真器為核心，包含了新版 VStation 硬件加速仿真系列Station PRO 以及新一代的testench硬件實(shí)現技術(shù)—Vstation TBX等多項新的增強內容。為復雜的ASIC和SoC設計提供了高速、高效的系統級驗證和糾錯環(huán)境。最大限度縮短了功能驗證周期，避免了昂貴的集成電路重新設計。www.mentor.com
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Mentor Graphics公司與華為公司共建SoC軟硬件協(xié)同驗證環(huán)境

日前，Mentor和華為共同宣布共同建立SOC軟硬件協(xié)同驗證環(huán)境。旨在加強SoC驗證方面雙方的全面合作。事先，華為已經(jīng)利用Mentor公司提供的Seamless軟硬件協(xié)同驗證方案成功建立了ARM-based SoC驗證環(huán)境。利用Seamless協(xié)同驗證環(huán)境，華為已經(jīng)成功調試，并解決了多款基于A(yíng)RM7TDMI、 ARM926ejs、Power PC的SoC芯片軟硬件接口問(wèn)題。華為早在上個(gè)世紀90年代就認識到SoC的功能驗證比傳統的ASIC的功能驗證更具有挑戰性，需要付出更多的仿真努力，同時(shí)產(chǎn)品的開(kāi)發(fā)周期也更
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