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基于MSP430 Timer_B的D/A轉換
- 摘 要：本文分析了利用MSP430的Timer_B在比較模式下輸出的脈寬調制(PWM)波，來(lái)實(shí)現D/A轉換的工作原理。介紹了利用MSP430F449的Timer_B的PWM輸出產(chǎn)生正弦波和直流電平的方法，并給出了對應的硬件電路和C語(yǔ)言源程序。 關(guān)鍵詞：MSP430F449；脈寬調制；D/A轉換 D/A Conversion Based on MSP430 Timer_B Abstract：This paper analyses the principle of utilizing the PW
- 關(guān)鍵字： D/A轉換 MSP430 Timer_B PWM 嵌入式
高壓PWM電源控制器MAX5003
- 1. MAX5003的主要特性 MAX5003是Maxim公司新推出的電源控制器，該芯片可用于設計隔離或非隔離的高電壓反激或正激模式的DC－DC轉換器，主要特性如下： ●內置高壓?jiǎn)?dòng)電路，允許輸入電壓范圍為11～110V； ●工作頻率高達300kHz，外部可選用微型磁性元件和電容器； ●采用QSOP封裝，比SO－14封裝的同類(lèi)芯片小43％； ●設計靈活簡(jiǎn)單，可根據需要進(jìn)行設置： 電流限制、最大占空比、振蕩頻率、欠壓鎖存和軟啟動(dòng)等； ●具有外同步工作模式； ●精密的內部基準可保證在全溫范圍內精
- 關(guān)鍵字： 電源控制器 MAX5003 PWM 模擬IC 電源
PWM 應用中的低電壓反饋
- PWM 應用中的低電壓反饋 作者：德州儀器 (TI) 電源控制產(chǎn)品部 Steve Mappus 就低電壓高電流電源應用而言，開(kāi)關(guān)式電源門(mén)極驅動(dòng)要求特別重要。由于幾個(gè) MOSFET 器件通常并聯(lián)以滿(mǎn)足特定設計的高電流規范要求，因此單一集成電路控制器與驅動(dòng)器解決方案的方便性就不再是可行的選擇。MOSFET 并聯(lián)可降低漏極到源極的導通電阻，并減少傳導損耗。但是，隨著(zhù)并聯(lián)器件的增多，門(mén)極充電的要求也迅速提高。由于 MOSFET 的內部阻抗大大低于驅動(dòng)級，因此與驅動(dòng)并聯(lián)組合相關(guān)的大多數功率損耗其形式都表現為
- 關(guān)鍵字： PWM 其他IC 制程
基于FPGA的毫米波多目標信號形成技術(shù)的研究
- 毫米波多目標信號發(fā)生器通過(guò)模擬的方法產(chǎn)生多種類(lèi)型高精度的雷達多目標回波信號，在實(shí)際雷達系統前端不具備的條件下對雷達系統后級進(jìn)行調試，便于制導武器的性能測試，大大加快新武器的研制進(jìn)程。毫米波多目標信號產(chǎn)生的關(guān)鍵是要求回波信號距離分辨率極高，常規的多目標信號產(chǎn)生方法如使用數字延時(shí)線(xiàn)產(chǎn)生多目標之間的延時(shí)，其控制不靈活，并且有些延時(shí)線(xiàn)需要接ECL電源，使用不方便也增加了設計的復雜度。使用分立元件實(shí)現延時(shí)則使電路元件過(guò)多，電路的穩定性及延時(shí)的精確性也會(huì )大大降低。本文介紹一種新的產(chǎn)生毫米波雷達模擬器的多目標信號的方法
- 關(guān)鍵字： FPGA
PWM 應用中的低電壓反饋
- 就低電壓高電流電源應用而言，開(kāi)關(guān)式電源門(mén)極驅動(dòng)要求特別重要。由于幾個(gè) MOSFET 器件通常并聯(lián)以滿(mǎn)足特定設計的高電流規范要求，因此單一集成電路控制器與驅動(dòng)器解決方案的方便性就不再是可行的選擇。MOSFET 并聯(lián)可降低漏極到源極的導通電阻，并減少傳導損耗。但是，隨著(zhù)并聯(lián)器件的增多，門(mén)極充電的要求也迅速提高。由于 MOSFET 的內部阻抗大大低于驅動(dòng)級，因此與驅動(dòng)并聯(lián)組合相關(guān)的大多數功率損耗其形式都表現為控制器集成電路的散熱。因此，許多單片解決方案的驅動(dòng)級由于并聯(lián)組合的關(guān)系都無(wú)法有效地驅動(dòng)更高的門(mén)極充電。
- 關(guān)鍵字： PWM
大型設計中FPGA的多時(shí)鐘策略
- 利用FPGA 實(shí)現大型設計時(shí)，可能需要FPGA 具有以多個(gè)時(shí)鐘運行的多重數據通路，這種多時(shí)鐘FPGA 設計必須特別小心，需要注意最大時(shí)鐘速率、抖動(dòng)、最大時(shí)鐘數、異步時(shí)鐘設計和時(shí)鐘/數據關(guān)系。設計過(guò)程中最重要的一步是確定要用多少個(gè)不同的時(shí)鐘，以及如何進(jìn)行布線(xiàn)，本文將對這些設計策略深入闡述。 FPGA 設計的第一步是決定需要什么樣的時(shí)鐘速率，設計中最快的時(shí)鐘將確定FPGA 必須能處理的時(shí)鐘速率。最快時(shí)鐘速率由設計中兩個(gè)觸發(fā)器之間一個(gè)信號的傳輸時(shí)間P 來(lái)決定，如果P 大于時(shí)鐘周期T，則當信號在一個(gè)觸發(fā)
- 關(guān)鍵字： FPGA 嵌入式
自適應算術(shù)編碼的FPGA實(shí)現
- 算術(shù)編碼是一種無(wú)失真的編碼方法，能有效地壓縮信源冗余度，屬于熵編碼的一種。算術(shù)編碼的一個(gè)重要特點(diǎn)就是可以按分數比特逼近信源熵，突破了Haffman編碼每個(gè)符號只不過(guò)能按整數個(gè)比特逼近信源熵的限制。對信源進(jìn)行算術(shù)編碼，往往需要兩個(gè)過(guò)程，第一個(gè)過(guò)程是建立信源概率表，第二個(gè)過(guò)程是對信源發(fā)出的符號序列進(jìn)行掃描編碼。而自適應算術(shù)編碼在對符號序列進(jìn)行掃描的過(guò)程中，可一次完成上述兩個(gè)過(guò)程，即根據恰當的概率估計模型和當前符號序列中各符號出現的頻率，自適應地調整各符號的概率估計值，同時(shí)完成編碼。盡管從編碼效率上看不如已
- 關(guān)鍵字： FPGA 嵌入式
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